JPS60140922A - サイリスタの制御回路 - Google Patents
サイリスタの制御回路Info
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- JPS60140922A JPS60140922A JP59259028A JP25902884A JPS60140922A JP S60140922 A JPS60140922 A JP S60140922A JP 59259028 A JP59259028 A JP 59259028A JP 25902884 A JP25902884 A JP 25902884A JP S60140922 A JPS60140922 A JP S60140922A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/79—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar semiconductor switches with more than two PN-junctions, or more than three electrodes, or more than one electrode connected to the same conductivity region
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
Landscapes
- Electronic Switches (AREA)
- Thyristors (AREA)
- Thyristor Switches And Gates (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、交流電圧を印加される少なくとも１つのサイ
リスクをホトトランジスタを用いて制御するサイリスタ
の制御回路に関する。
リスクをホトトランジスタを用いて制御するサイリスタ
の制御回路に関する。
ｎｅｎｔｓ” ２０（１９８２）、第３号、第８３頁、
特に第２図に記載されている。この制御回路においては
、ホトトランジスタがサイリスタを補助サイリスタを介
して制御し、この補助トランジスタのコレクタ・エミッ
タ区間は点弧すべきサイリスタのゲート・カソード区間
に並列接続されている。ホ））ランリスクのコレクタ・
エミッタ区間は抵抗を介して電源電圧に比例する交流電
圧に置かれる。照射されていないホトトランジスタが急
勾配の電圧エツジ（ｄｖ／ｄｔ負荷）で導通するのを防
止するだめに、この回路は出力側にＲＣ直列回路を並列
接続されている。これは同時に誘導性負荷によって生ぜ
しぬられる位相変化の補償に役立つ。抵抗としては例え
ば１００オームが、そしてコンデンサ容量としては０．
１μＦが提案されている。このことは、休止状態、すな
わちサイリスタの点弧されない状態において数ｍＡ程度
の休止電流が流れ得ることを意味する。さらに、と述の
設計仕様のＲＣｉ′ｉ！ｒｙｌｔｎｎＷｌ−ＬｔＭＬ饋
／ｋＭ：＊＊＋＊Ｘ〔発明が解決しようとする問題点〕 本発明が解決しようとする問題点は、流れる休止電流が
著しく少なくなるように上述の如き制御回路を改善する
ことにある。さらに別の問題点はｄｖ／ｄｔ保護のため
に設けられている部品を容易に集積化できるようにする
ことにある。
特に第２図に記載されている。この制御回路においては
、ホトトランジスタがサイリスタを補助サイリスタを介
して制御し、この補助トランジスタのコレクタ・エミッ
タ区間は点弧すべきサイリスタのゲート・カソード区間
に並列接続されている。ホ））ランリスクのコレクタ・
エミッタ区間は抵抗を介して電源電圧に比例する交流電
圧に置かれる。照射されていないホトトランジスタが急
勾配の電圧エツジ（ｄｖ／ｄｔ負荷）で導通するのを防
止するだめに、この回路は出力側にＲＣ直列回路を並列
接続されている。これは同時に誘導性負荷によって生ぜ
しぬられる位相変化の補償に役立つ。抵抗としては例え
ば１００オームが、そしてコンデンサ容量としては０．
１μＦが提案されている。このことは、休止状態、すな
わちサイリスタの点弧されない状態において数ｍＡ程度
の休止電流が流れ得ることを意味する。さらに、と述の
設計仕様のＲＣｉ′ｉ！ｒｙｌｔｎｎＷｌ−ＬｔＭＬ饋
／ｋＭ：＊＊＋＊Ｘ〔発明が解決しようとする問題点〕 本発明が解決しようとする問題点は、流れる休止電流が
著しく少なくなるように上述の如き制御回路を改善する
ことにある。さらに別の問題点はｄｖ／ｄｔ保護のため
に設けられている部品を容易に集積化できるようにする
ことにある。
を述の問題点は本発明によれば、
ｆａ） ホトトランジスタのコレクタ・エミッタ区間は
２つの交流電圧端子のうちの第１の交流電圧端子とサイ
リスクのゲートとの間に接続され、（ｂｌ ホトトラン
ジスタのベースと第２の交流電圧端子トの間にエンハン
スメント形ＩＧＦ’ＥＴのドレイン・ソース区間が接続
され、 （Ｃ） エンハンスメント形ＩＧＦＢＴのゲートとソー
スとの間にデプレッション形ＩＧＦＥＴのドレイン・ソ
ース区間が接続され、 （ｄ） デプレッション形ＩＧＦ’Ｅ’ｒのゲートおよ
びソースが第２の交流電圧端子と電気的に接続され、（
ｅ） デプレッション形ＩＧＦ’Ｅ’ｒのゲートと第１
の交流電圧端子との間にコンデンサが接続されている ことによって解決される。
２つの交流電圧端子のうちの第１の交流電圧端子とサイ
リスクのゲートとの間に接続され、（ｂｌ ホトトラン
ジスタのベースと第２の交流電圧端子トの間にエンハン
スメント形ＩＧＦ’ＥＴのドレイン・ソース区間が接続
され、 （Ｃ） エンハンスメント形ＩＧＦＢＴのゲートとソー
スとの間にデプレッション形ＩＧＦＥＴのドレイン・ソ
ース区間が接続され、 （ｄ） デプレッション形ＩＧＦ’Ｅ’ｒのゲートおよ
びソースが第２の交流電圧端子と電気的に接続され、（
ｅ） デプレッション形ＩＧＦ’Ｅ’ｒのゲートと第１
の交流電圧端子との間にコンデンサが接続されている ことによって解決される。
以下、図面を参照しながら、本発明を実施例について詳
細に説明する。
細に説明する。
第１図による制御回路はホトトランジスタｌを有する。
ホトトランジスタ１のコレクタ・エミッタ区間は２つの
交流電圧端子２，３のうちの第１の交流電圧端子２とサ
イリスク装＃８のゲートとの間に接続されている。この
サイリスタ装置はただ一つのサイリスタ、２つのサイリ
スタのカスケード接続または点弧電流を増幅する集積化
補助サイリスタｌＯを備えたサイリスタ９からなる。サ
イリスタ９，１０のゲートと交流電圧端子３との間には
、よく知られているようにサイリスタのｄｖ／ｄｉ特性
改善のために役立つ抵抗１２もしくは１１が接続されて
いる。
交流電圧端子２，３のうちの第１の交流電圧端子２とサ
イリスク装＃８のゲートとの間に接続されている。この
サイリスタ装置はただ一つのサイリスタ、２つのサイリ
スタのカスケード接続または点弧電流を増幅する集積化
補助サイリスタｌＯを備えたサイリスタ９からなる。サ
イリスタ９，１０のゲートと交流電圧端子３との間には
、よく知られているようにサイリスタのｄｖ／ｄｉ特性
改善のために役立つ抵抗１２もしくは１１が接続されて
いる。
ホトトランジスタ１のペースと交流電圧端子３との間に
はエンハンスメント形ＩＧＦＥＴ ４ （７）ソース・
ドレイン区間が接続されている。このＩＧＦＢＴ４のゲ
ートとソースとの間にはデプレッション形のＩＱＦＥＴ
５のソースΦドレイン区間が接続されている。このＩ
ＧＦＢＴ５のゲートはそれのソースと接続されている。
はエンハンスメント形ＩＧＦＥＴ ４ （７）ソース・
ドレイン区間が接続されている。このＩＧＦＢＴ４のゲ
ートとソースとの間にはデプレッション形のＩＱＦＥＴ
５のソースΦドレイン区間が接続されている。このＩ
ＧＦＢＴ５のゲートはそれのソースと接続されている。
ＩＧＦＢＴ４．５のソースは固定の電位、特にサイリス
タ９のカソード電位ＵＫ。
タ９のカソード電位ＵＫ。
即ちアースに置かれている。ＩＧＦＢＴ４のゲートもし
くはＩＧＦＢＴ５のドレインと交流電圧端子２との間に
はコンデンサ６がある。
くはＩＧＦＢＴ５のドレインと交流電圧端子２との間に
はコンデンサ６がある。
交流電圧端子２はサイリスタ９のアノードの電位ＵＡに
ある。しかし、サイリスタ９のアノードと交流電圧端子
２との間にはダイオード１９が接続されており、このダ
イオードはサイリスタに順方向電圧が加わるときだけ導
通する。しだがって、ホ））ランリスタ１の阻止方向負
担が軽減される。
ある。しかし、サイリスタ９のアノードと交流電圧端子
２との間にはダイオード１９が接続されており、このダ
イオードはサイリスタに順方向電圧が加わるときだけ導
通する。しだがって、ホ））ランリスタ１の阻止方向負
担が軽減される。
サイリスタ９もしくはサイリスタ装置８に順方されるな
らば、トランジスタ電流が負荷３７、ダイオード１９、
トランジスタ１全通してサイリスタ１０のゲートに流れ
る。サイリスタ１０が点弧し、これによりサイリスタ９
が導通する。トランジスタ電流に並行して電流がコンデ
ンサ６およびＩＧＦＢＴ ５を通して交流電圧端子３へ
流れる。
らば、トランジスタ電流が負荷３７、ダイオード１９、
トランジスタ１全通してサイリスタ１０のゲートに流れ
る。サイリスタ１０が点弧し、これによりサイリスタ９
が導通する。トランジスタ電流に並行して電流がコンデ
ンサ６およびＩＧＦＢＴ ５を通して交流電圧端子３へ
流れる。
ＩＧＦＥＴ ５はデプレッション形であり、したがって
ゲート・ソース間電圧０■で導通する。ドレイン・ソー
ス電圧の上昇にともなって、ＩＧＦ’ＥＴ ５のドレイ
ン−ソース区間は高抵抗になる。第２図に詳し〈実施例
が示されたＩＧＦＢＴ５の適当な設計仕様により、ＩＧ
ＦＥ’Ｔ ５が電流発生要素として動作し、つまり殆ど
一定の電流を導く。それによりコンデン−９−６が一定
の電流で充電され、工ＧＦＥＴ４のゲート・ソースバイ
アス電圧が上昇する！このＩ’０ＦＥＴ４は、それのカ
ットオフ電圧が通常の電圧上昇時に到達されないように
設計されている。
ゲート・ソース間電圧０■で導通する。ドレイン・ソー
ス電圧の上昇にともなって、ＩＧＦ’ＥＴ ５のドレイ
ン−ソース区間は高抵抗になる。第２図に詳し〈実施例
が示されたＩＧＦＢＴ５の適当な設計仕様により、ＩＧ
ＦＥ’Ｔ ５が電流発生要素として動作し、つまり殆ど
一定の電流を導く。それによりコンデン−９−６が一定
の電流で充電され、工ＧＦＥＴ４のゲート・ソースバイ
アス電圧が上昇する！このＩ’０ＦＥＴ４は、それのカ
ットオフ電圧が通常の電圧上昇時に到達されないように
設計されている。
設計のだめの詳しい説明については、同様に第２Ｅ＋刀
ゴーゐａｕ＋ ’Ｌ 交流電圧端子２における電圧が非常に速やかに、例えば
１０６ｖ／〃ＳｅＣノ勾配Ｔｋ昇すると、ＩＱＦ’ＥＴ
５を通して上述の特性により相変わらず一定の電流が流
れる。コンデンサ電流の超過成分は今やＩＱＦＢＴ、ｉ
のゲートへ流れ、それのソース・ドレイン間静電容量を
充電する。ＩＱＦＥＴ ４のカットオフ電圧の到達時に
Ｉ ＧＦ ＥＴ ４は導通してホトトランジスタ１のベ
ース電流を吸収する。これによってホトトランジスタ１
は導通できなくなり、サイリスタは阻止状態のま＼であ
る。ホトトランジスタ１の手前のＩＱＦＢＴ４の導通は
、ホトトランジスタ１のベース・コレクタ間静電容量が
一般にＩＧＦ’ＥＴ４のゲート・ソース間静電容量より
も遥かに大きいことによって保証される。これがそうで
ない場合にはホトトランジスタ１のベースと交流電圧端
子３との間にコンデンサ１４＆接続すればよい。
ゴーゐａｕ＋ ’Ｌ 交流電圧端子２における電圧が非常に速やかに、例えば
１０６ｖ／〃ＳｅＣノ勾配Ｔｋ昇すると、ＩＱＦ’ＥＴ
５を通して上述の特性により相変わらず一定の電流が流
れる。コンデンサ電流の超過成分は今やＩＱＦＢＴ、ｉ
のゲートへ流れ、それのソース・ドレイン間静電容量を
充電する。ＩＱＦＥＴ ４のカットオフ電圧の到達時に
Ｉ ＧＦ ＥＴ ４は導通してホトトランジスタ１のベ
ース電流を吸収する。これによってホトトランジスタ１
は導通できなくなり、サイリスタは阻止状態のま＼であ
る。ホトトランジスタ１の手前のＩＱＦＢＴ４の導通は
、ホトトランジスタ１のベース・コレクタ間静電容量が
一般にＩＧＦ’ＥＴ４のゲート・ソース間静電容量より
も遥かに大きいことによって保証される。これがそうで
ない場合にはホトトランジスタ１のベースと交流電圧端
子３との間にコンデンサ１４＆接続すればよい。
ＩＧＦ’ＥＴ４のゲート・ソース電圧を制限す名にはゲ
ートとソースとの間にツェナーダイオード７を接続すれ
ばよい。これはゲート・ソース電圧をゲート酸化物にと
って危険のない例えばｌ０ＶＯ値までに制限する。
ートとソースとの間にツェナーダイオード７を接続すれ
ばよい。これはゲート・ソース電圧をゲート酸化物にと
って危険のない例えばｌ０ＶＯ値までに制限する。
第１図による回路は、交流電圧端子２，３における電圧
が所定値を上回っていないときにのみホトトランジスタ
１にエミッタ電流が流れることを保証する零点制御手段
を備えることができる。この零点制御手段はドレイン・
ソース区間をホ））ランリスタ１のベースと交流電圧端
子３との間に接続されているエンハンスメント形のＩＱ
ＦＢＴ１５からなる。ＩＧＦＥ’Ｔ１５のゲートはホト
ダイオード１６を介して交流電圧端子２と接続されてい
る。
が所定値を上回っていないときにのみホトトランジスタ
１にエミッタ電流が流れることを保証する零点制御手段
を備えることができる。この零点制御手段はドレイン・
ソース区間をホ））ランリスタ１のベースと交流電圧端
子３との間に接続されているエンハンスメント形のＩＱ
ＦＢＴ１５からなる。ＩＧＦＥ’Ｔ１５のゲートはホト
ダイオード１６を介して交流電圧端子２と接続されてい
る。
ＩＱＦＢＴ１５のゲートと交流電圧端子３との間にはＩ
ＱＦＢＴ１５のゲート酸化物の保護のためにここでもツ
ェナーダイオード１７を接続するとよい。ホトダイオー
ド１６はホトトランジスタ１の光源によるか、又はこれ
と同期して動作する別の光源によるかのいずれかによっ
て照射される。端子２゜３における交流電圧が許された
電圧以上に上昇し、ホトダイオード１６およびホトトラ
ンジスタ１が照射されると、電流がホトダイオード１６
を通してＩＱＦＢＴ１５のゲートへ流れ、ホ））ランリ
スタ１が導通し得る前にＩＱＦＢＴ１５を導通させる。
ＱＦＢＴ１５のゲート酸化物の保護のためにここでもツ
ェナーダイオード１７を接続するとよい。ホトダイオー
ド１６はホトトランジスタ１の光源によるか、又はこれ
と同期して動作する別の光源によるかのいずれかによっ
て照射される。端子２゜３における交流電圧が許された
電圧以上に上昇し、ホトダイオード１６およびホトトラ
ンジスタ１が照射されると、電流がホトダイオード１６
を通してＩＱＦＢＴ１５のゲートへ流れ、ホ））ランリ
スタ１が導通し得る前にＩＱＦＢＴ１５を導通させる。
これはホトトランジスタ１のコレクタ・ベース静電容量
と比べてはるかに小さいＩＱＦＢＴ１５のゲート・ソー
ス間静電容量に起因する。上述のコンデンサ１４はホト
トランジスタ１の導通を零点制御の上述の場合にも遅れ
させる。
と比べてはるかに小さいＩＱＦＢＴ１５のゲート・ソー
ス間静電容量に起因する。上述のコンデンサ１４はホト
トランジスタ１の導通を零点制御の上述の場合にも遅れ
させる。
ホトトランジスタ１のベース・エミッタ間にはデプレッ
ション形の別のＩＱＦＢＴ１３のドレイン・ソース区間
を接続するとよい。そのゲートは第２の交流電圧端子３
と接続されている。このＩＱＦＢＴ１３は可変抵抗の役
割をし、これはホ））ランリスタ１の照射されていない
状態では僅かの抵抗となり、ホトトランジスタ１の照射
された状態では高い抵抗となる。それにより、一方では
ホトトランジスタ１の逆耐圧を高め、照射時には電流増
幅を阻害しない。
ション形の別のＩＱＦＢＴ１３のドレイン・ソース区間
を接続するとよい。そのゲートは第２の交流電圧端子３
と接続されている。このＩＱＦＢＴ１３は可変抵抗の役
割をし、これはホ））ランリスタ１の照射されていない
状態では僅かの抵抗となり、ホトトランジスタ１の照射
された状態では高い抵抗となる。それにより、一方では
ホトトランジスタ１の逆耐圧を高め、照射時には電流増
幅を阻害しない。
第２図による集積回路構造においては第１図におけると
同一の部分を示すために同一の符号が用いられている。
同一の部分を示すために同一の符号が用いられている。
集積回路の基体は半導体２１である。この半導体内には
ＩＱＦＢＴ４．５およびツェナーダイオード７のために
反対の導電形のサブストレート２２が平らに埋め込壕れ
ている。このサブストレートは強くドーピングされた部
分２３および弱（ドーピングされた部分２４を有する。
ＩＱＦＢＴ４．５およびツェナーダイオード７のために
反対の導電形のサブストレート２２が平らに埋め込壕れ
ている。このサブストレートは強くドーピングされた部
分２３および弱（ドーピングされた部分２４を有する。
画部分は異なる厚さであるが、しかし同じ厚さであって
もよい。サブストレート内には平らにＩＱＦＢＴ４のだ
めのドレイン領域２５およびソース領域２６が埋め込ま
れている。半導体２１上には例えば酸化珪素からなる第
１の絶縁層２７が配置されており、この絶縁層上にゲー
ト電極２８が設けられている。ゲー）？を極２８は領域
２５．２６と少なくとも部分的に重なっている。同じサ
ブストレート２２内にＩＱＦＢＴ５のだめのソース領域
２９およびドレイン領域３０が平らに形成されている。
もよい。サブストレート内には平らにＩＱＦＢＴ４のだ
めのドレイン領域２５およびソース領域２６が埋め込ま
れている。半導体２１上には例えば酸化珪素からなる第
１の絶縁層２７が配置されており、この絶縁層上にゲー
ト電極２８が設けられている。ゲー）？を極２８は領域
２５．２６と少なくとも部分的に重なっている。同じサ
ブストレート２２内にＩＱＦＢＴ５のだめのソース領域
２９およびドレイン領域３０が平らに形成されている。
両ｌｔａ 線間１−１−）ＩＬ超褪りクユ＝ ＴＬＩ
ｃ＋壽ムイ１、プＩＧＦＥＴ５の絶縁層は３２で示され
ており、ソース領域２９およびドレイン領域３ｏと少な
くとも部分的に重なっている。絶縁層３２上には、ソー
ス領域３０およびザブストレートと電気的に接続されて
いるゲート電極３１が配設されている。サブストレート
はカソード電位もしくはアース電位に置かれることが好
ましく、それにより静電容量により生ぜしめられる電流
が吸収され、回路の乱れが起きなくなる。
ｃ＋壽ムイ１、プＩＧＦＥＴ５の絶縁層は３２で示され
ており、ソース領域２９およびドレイン領域３ｏと少な
くとも部分的に重なっている。絶縁層３２上には、ソー
ス領域３０およびザブストレートと電気的に接続されて
いるゲート電極３１が配設されている。サブストレート
はカソード電位もしくはアース電位に置かれることが好
ましく、それにより静電容量により生ぜしめられる電流
が吸収され、回路の乱れが起きなくなる。
ＩＧＦＥＴ５のドレイン領域２９はサブストレート２２
の強くドーピングされた部分２３にまで達している。ド
レイン領域２９は強くドーピングされているために、ド
レイン領域２９とサブストレート２２の強ぐドーピング
された部分２３との間に置かれたｐｎ接合は、例えばＩ
ＯＶの僅かな電圧でブレークダウンする。これはツェナ
ーダイオード７の機能に相応し、ＩＧＦ’ＥＴのゲート
電位を絶縁層２７にとって危険のない値に制限する。
の強くドーピングされた部分２３にまで達している。ド
レイン領域２９は強くドーピングされているために、ド
レイン領域２９とサブストレート２２の強ぐドーピング
された部分２３との間に置かれたｐｎ接合は、例えばＩ
ＯＶの僅かな電圧でブレークダウンする。これはツェナ
ーダイオード７の機能に相応し、ＩＧＦ’ＥＴのゲート
電位を絶縁層２７にとって危険のない値に制限する。
コンデンサ６は電極３４を有し、この電極は例えば強ぐ
ｎドーピングされた多結晶シリコンからなる。電極３４
は半導体２１の表面上にある絶縁層３３の上に配置され
ている。これは同様に酸化珪素からなる。コンデンサ電
極３４の縁部の下には半導体２１の導電形とは反対の導
電形を有する領域がある。この領域は特にサブストレー
ト２２の比較的強くドーピングされた部分２３によって
形成することができる。コンデンサ電極３４は縁部に領
域２３上に絶縁層３３の相応に厚い部分上にある段部を
をする。部分２３は自身だけで、または電極３４の段部
と共に、荷電キャリアがコンデンサから流出するのを防
止する法皓参春＋４目的を有するものである。第２図に
よる集積回路の領域は上述の導電形とドーピング濃度の
上述の大まかな分布を有するとよい。しかしながら、す
べての領域が逆の導電形を持っていてもよい。個々の要
素のドーピングおよび寸法は次の値をとることができる
。
ｎドーピングされた多結晶シリコンからなる。電極３４
は半導体２１の表面上にある絶縁層３３の上に配置され
ている。これは同様に酸化珪素からなる。コンデンサ電
極３４の縁部の下には半導体２１の導電形とは反対の導
電形を有する領域がある。この領域は特にサブストレー
ト２２の比較的強くドーピングされた部分２３によって
形成することができる。コンデンサ電極３４は縁部に領
域２３上に絶縁層３３の相応に厚い部分上にある段部を
をする。部分２３は自身だけで、または電極３４の段部
と共に、荷電キャリアがコンデンサから流出するのを防
止する法皓参春＋４目的を有するものである。第２図に
よる集積回路の領域は上述の導電形とドーピング濃度の
上述の大まかな分布を有するとよい。しかしながら、す
べての領域が逆の導電形を持っていてもよい。個々の要
素のドーピングおよび寸法は次の値をとることができる
。
半導体の固有抵抗は３０〜５０オ一ムｍで、厚さは２０
０〜３００μｍである。
０〜３００μｍである。
強くｎドーピングされた領域のドーピングは１０１７〜
１０１８原子（７）−３である。
１０１８原子（７）−３である。
弱くｎドーピングされた部分のドーピングは１０ 原子
ｃｒｎ−３である。
ｃｒｎ−３である。
６
ヒ素拡散によるゲート領域３７のドーピングは例えば１
・１０１２原子ｍ−２である。
・１０１２原子ｍ−２である。
ソース領域からのドレイン領域の距離は５〜２００μｍ
である。
である。
酸化物層３２および２７の厚さは７０ｎｍである。
絶縁層３３の厚い部分の厚さはＪ、５μｍである。
強ぐｎドーピングされた領域の深さは１〜４μｍである
。
。
強くｎドーピングされた領域の厚さは０８１５〜２μｍ
である。
である。
コンデンサ電極３４の寸法は１００Ｘ１００μｍである
。
。
＞ｆｉ（−Ｐ １７１ −、＋／＃−／ＪＪ−１−＋＞
→ｌ −ｙ−ｔ ｍ ｒｘ： ＴＴ−ＵＫに依存して）
約６〜２ｐＦの値が得られる。
→ｌ −ｙ−ｔ ｍ ｒｘ： ＴＴ−ＵＫに依存して）
約６〜２ｐＦの値が得られる。
ＩＧＦＥＴ４および５のカット・オフ電圧は公知のよう
に絶縁層２７．３２の厚さとゲート領域の固有抵抗とに
よって決められる。ＩＧＩｉ”ＥＴ４のためのゲート領
域の固有抵抗は、図示のように、ＩＧＦＥＴ ４が部分
的にサブストレート２２の強くド上述のドーピングおよ
び寸法によりＩＧＦＥＴ ４および５のカット・オフ電
圧は４〜１０Ｖとなる。
に絶縁層２７．３２の厚さとゲート領域の固有抵抗とに
よって決められる。ＩＧＩｉ”ＥＴ４のためのゲート領
域の固有抵抗は、図示のように、ＩＧＦＥＴ ４が部分
的にサブストレート２２の強くド上述のドーピングおよ
び寸法によりＩＧＦＥＴ ４および５のカット・オフ電
圧は４〜１０Ｖとなる。
運転電圧は半導体に電極３５を介して導かれる。
破線（第１図）の右側にある部分を第２図による装置と
接続するために端子３６が設けられている。
接続するために端子３６が設けられている。
第１図は本発明の一実施例の接続図、第２図は第１図に
おける破線１８の左側に示されたｄｖ／ｄｉ保護回路部
分の集積回路構造を示す断面図である。 １ ・、、＃ｋ ト → ・八・ン フ 〃 リ ９
、 亦轟休−７口＝ＭＪ子、４・・エンハンスメン）形
ＩＧＦＥＴ、５・・・デプレッション形ＩＧＦＥＴ１
６−、ヨ、デ７ヅ６．７・・・ツェナーダイオード。
おける破線１８の左側に示されたｄｖ／ｄｉ保護回路部
分の集積回路構造を示す断面図である。 １ ・、、＃ｋ ト → ・八・ン フ 〃 リ ９
、 亦轟休−７口＝ＭＪ子、４・・エンハンスメン）形
ＩＧＦＥＴ、５・・・デプレッション形ＩＧＦＥＴ１
６−、ヨ、デ７ヅ６．７・・・ツェナーダイオード。
Claims (1)
- 【特許請求の範囲】 ■）交流電圧を印加される少なくとも１つのサイリスク
をホトトランジスタを用いて制御するだめの回路におい
て、 （ａ） 前記ホトトランジスタ（１）のコレクタ・エミ
ッタ区間は２つの交流電圧端子（２゜３）のうちの第１
の交流電圧端子（２）とサイリスクのゲートとの間に接
続され、（ｂ） 前記ホトトランジスタ（１）のベース
と第２の交流電圧端子（３）との間にエンへンスメント
形ＩＧＦＢＴ（４）のドレイン・ソース区間が接続され
、 （Ｃ） 前記エンへンスメント形ＩＧＦＥＴ（４）のゲ
ートとソースとの間にデプレッション形ＩＧＦＥＴ（５
）のドレイン・ソース区間が接続され、 （ｄ） 前記デプレッション形ＩＧＦ’ＥＴ（ｓ）のゲ
ートおよびソースが第２の交流電圧端子（３）と電気的
に接続され、 （ｅ） 前記デプレッション形ＩＧＦＢＴ＋５）のゲー
トと第１の交流電圧端子（２）との間にコンデンサ（６
）が接続されている ことを特徴とするサイリスクの制御回路。 ２）第２の交流電圧端子（３）はサイリスクのカソード
と電気的に接続されていることを特徴とする特許請求の
範囲第１項記載のサイリスクの制御回路。 ３）エンハンスメント形ＩＧＦＢＴ（４）のゲートとソ
ースとの間にツェナーダイオード（７）が接続されてい
ることを特徴とする特許請求の範囲第１項または第２項
記載のサイリスクの制御回路。 ４）サイリスタのアノードと第１の交流電圧端子（２）
との間に、サイリスクに阻止方向に電圧が印加されると
き阻止されるように極性付けられたダイオード（１９）
が挿入されていることを特徴とする特許請求の範囲第１
項ないし第３項のいずれかに記載のサイリスタの制御回
路。 ５Ｘａ） 第１の導電形の半導体（２１）内には第２の
導電形のサブストレー） （２２）が平らに埋め込壕れ
、 ｆｂ） そのサブストレー） ＋２２）内にエンハンス
メント形ＩＧＦＥＴ （４）のドレイン領域（２９）が
埋め適寸れ、 （Ｃ） 同じサブストレー）（２２）内にデプレッショ
ン形ＩＧＦ’ＢＴ（５）のソース領域（２５）およびド
レイン領域（２６）が埋め込まれ、（ｄ） デプレッシ
ョン形丁ＧＦＥ’ｌ’ （５）のソース領域とドレイン
領域との間にこれらの領域と同じ導電形であるが弱いド
ーピングを有するゲート領域（３７）が埋め込まれ、（
ｅ）各ＩＧＦＥＴのドレインおよびソースは絶縁層（３
２，２７）上に配置されたゲート電極（３１，２８）に
よって少なくとも重（３） ねられ、 （ｆ） 半導体上にはザブストレート（２２）の外側に
別の絶縁層（３３）が配置されヂ、この■にコンデンサ
（６）の一方の電極（３４）が置かれている ことを特徴とする特許請求の範囲第１項ないし第３項の
いずれかに記載のサイリスクの制御回路。 ６）コンデンサ電極（３４）の縁の下に第２の導電形の
領域が半導体（２１）内に平らに埋め込まれていること
を特徴とする特許請求の範囲第５項記載のサイリスタの
制御回路。 ７）コンデンサ電極（３４）の縁の下の第２の導電形の
領域はサブストレート（２２）の強くドーピングされた
部分によって形成されていることを特徴とする特許請求
の範囲第６項記載のサイリスタの制御回路。 ８）サブストレー）（２２）は強くおよび弱くドーピン
グされた部分（２３もしくは２４）（４） を有し、デプレッション形ＩＧＦＥＴ（５）のドレイン
領域（２９）はサブストレー） ＋２２）の高いドーピ
ングされた部分（２３）内まで達しており、サブストレ
ー）（２２）は第２の交流電圧端子（３）と電気的に接
続されていることを特徴とする特許請求の範囲第３項ま
たは第５項記載のサイリスクの制御回路。 ９）エンハンスメント形ＩＧＦＢＴ（４）はホトトラン
ジスタ（１）の閾電圧よりも高いカットオフ電圧を有す
ることを特徴とする特許請求の範囲第１項ないし第４項
のいずれかに記載のサイリスクの制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833344435 DE3344435A1 (de) | 1983-12-08 | 1983-12-08 | Schaltungsanordnung zum ansteuern eines thyristors mit einem fototransistor |
| DE3344435.8 | 1983-12-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140922A true JPS60140922A (ja) | 1985-07-25 |
| JPH0262966B2 JPH0262966B2 (ja) | 1990-12-27 |
Family
ID=6216395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59259028A Granted JPS60140922A (ja) | 1983-12-08 | 1984-12-06 | サイリスタの制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4578596A (ja) |
| EP (1) | EP0144978B1 (ja) |
| JP (1) | JPS60140922A (ja) |
| DE (2) | DE3344435A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119876U (ja) * | 1991-04-04 | 1992-10-27 | 東陶機器株式会社 | 衛生洗浄装置のノズル装置 |
| JP2024173606A (ja) * | 2023-05-31 | 2024-12-12 | 台亞半導體股▲フン▼有限公司 | サイリスタ用のサージ抑制回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0407635A1 (de) * | 1989-07-11 | 1991-01-16 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Ansteuern eines Thyristors durch einen Fototransistor |
| DE58907470D1 (de) * | 1989-07-17 | 1994-05-19 | Siemens Ag | Nullpunktdetektor für einen optisch steuerbaren Thyristor. |
| US5027020A (en) * | 1989-10-10 | 1991-06-25 | Teledyne Industries, Inc. | Zero voltage switching AC relay circuit |
| DE9301023U1 (de) * | 1993-01-26 | 1993-05-19 | Electromatic Industri A/S, Hadsten | Halbleiterrelais |
| US5872478A (en) * | 1996-11-04 | 1999-02-16 | Fmc Corporation | SCR firing circuit for high voltage control applications |
| DE19731835A1 (de) * | 1997-07-24 | 1999-02-04 | Asea Brown Boveri | Vorrichtung zum Begrenzen des Haltestromes eines Abschaltthyristors |
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| DE10002160A1 (de) | 2000-01-20 | 2001-07-26 | Mitsubishi Polyester Film Gmbh | Matte, UV-stabile, schwerentflammbare koextrudierte Polyesterfolie, Verfahren zu ihrer Herstellung und ihre Verwendung |
| DE10002178A1 (de) | 2000-01-20 | 2001-07-26 | Mitsubishi Polyester Film Gmbh | Matte, UV-stabile, koextrudierte Polyesterfolie, Verfahren zu ihrer Herstellung und ihre Verwendung |
| DE10002161A1 (de) | 2000-01-20 | 2001-07-26 | Mitsubishi Polyester Film Gmbh | Matte, flammhemmend ausgerüstete koextrudierte Polyesterfolie, Verfahren zu ihrer Herstellung und ihre Verwendung |
| DE10002169A1 (de) | 2000-01-20 | 2001-07-26 | Mitsubishi Polyester Film Gmbh | Matte, UV-stabile, thermoformbare, koextrudierte Polyesterfolie, Verfahren zu ihrer Herstellung und ihre Verwendung |
| DE10062981A1 (de) | 2000-12-16 | 2002-06-20 | Mitsubishi Polyester Film Gmbh | Heißsterilisierbare, biaxial orientierte Polyesterfolie mit guter Metallhaftung, Verfahren zu ihrer Herstellung und ihre Verwendung |
| DE10231594A1 (de) | 2002-07-12 | 2004-01-22 | Mitsubishi Polyester Film Gmbh | Mehrschichtige, metallisierte oder keramisch beschichtete, siegelfähige, biaxial orientierte Polyesterfolie, Verfahren zu ihrer Herstellung und ihre Verwendung |
| DE10301786A1 (de) | 2003-01-20 | 2004-07-29 | Mitsubishi Polyester Film Gmbh | Mehrschichtige transparente, biaxial orientierte Polyesterfolie, Verfahren zu ihrer Herstellung und ihre Verwendung |
| KR102520629B1 (ko) * | 2021-06-22 | 2023-04-11 | 울산과학기술원 | 3진수 논리회로 |
Family Cites Families (6)
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| US3663838A (en) * | 1970-10-16 | 1972-05-16 | Eberhart Reimers | Optically triggered thyristor |
| US4021683A (en) * | 1975-01-03 | 1977-05-03 | National Research Development Corporation | Electronic switching circuits |
| US4217618A (en) * | 1977-10-25 | 1980-08-12 | Boney George R | Thyristor firing circuit module with integral optical isolation, dv/dt limitation, and bidirectional voltage transient suppression |
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-
1983
- 1983-12-08 DE DE19833344435 patent/DE3344435A1/de not_active Withdrawn
-
1984
- 1984-10-24 US US06/664,380 patent/US4578596A/en not_active Expired - Fee Related
- 1984-12-06 EP EP84114847A patent/EP0144978B1/de not_active Expired
- 1984-12-06 JP JP59259028A patent/JPS60140922A/ja active Granted
- 1984-12-06 DE DE8484114847T patent/DE3477112D1/de not_active Expired
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| JP2024173606A (ja) * | 2023-05-31 | 2024-12-12 | 台亞半導體股▲フン▼有限公司 | サイリスタ用のサージ抑制回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3344435A1 (de) | 1985-06-20 |
| EP0144978A3 (en) | 1985-07-24 |
| EP0144978B1 (de) | 1989-03-08 |
| JPH0262966B2 (ja) | 1990-12-27 |
| EP0144978A2 (de) | 1985-06-19 |
| DE3477112D1 (en) | 1989-04-13 |
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