JPH0262966B2 - - Google Patents
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- JPH0262966B2 JPH0262966B2 JP59259028A JP25902884A JPH0262966B2 JP H0262966 B2 JPH0262966 B2 JP H0262966B2 JP 59259028 A JP59259028 A JP 59259028A JP 25902884 A JP25902884 A JP 25902884A JP H0262966 B2 JPH0262966 B2 JP H0262966B2
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- 239000000758 substrate Substances 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000000903 blocking effect Effects 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000284 resting effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/79—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar semiconductor switches with more than two PN-junctions, or more than three electrodes, or more than one electrode connected to the same conductivity region
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
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- Thyristors (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、交流電圧を印加される少なくとも１
つのサイリスタをホトトランジスタを用いて制御
するサイリスタの制御回路に関する。
つのサイリスタをホトトランジスタを用いて制御
するサイリスタの制御回路に関する。
かゝる制御回路は、例えば“Siemens
Components”20（1982）、第３号、第83号、特に
第２図に記載されている。この制御回路において
は、ホトトランジスタがサイリスタを補助サイリ
スタを介して制御し、この補助トランジスタのコ
レクタ・エミツタ区間は点弧すべきサイリスタの
ゲート・カソード区間に並列接続されている。ホ
トトランジスタのコレクタ・エミツタ区間は抵抗
を介して電源電圧に比例する交流電圧に置かれ
る。照射されていないホトトランジスタが急勾配
の電圧エツジ（dv／dt負荷）で導通するのを防
止するために、この回路は出力側にRC直列回路
を並列接続されている。これは同時に誘導性負荷
によつて生ぜしめられる位相変化の補償に役立
つ。抵抗としては例えば100オームが、そしてコ
ンデンサ容量としては0.1μFが提案されている。
このことは、休止状態、すなわちサイリスタの点
弧されない状態において数mA程度の休止電流が
流れ得ることを意味する。さらに、上述の設計仕
様のRC直列回路は集積化不適当である。
Components”20（1982）、第３号、第83号、特に
第２図に記載されている。この制御回路において
は、ホトトランジスタがサイリスタを補助サイリ
スタを介して制御し、この補助トランジスタのコ
レクタ・エミツタ区間は点弧すべきサイリスタの
ゲート・カソード区間に並列接続されている。ホ
トトランジスタのコレクタ・エミツタ区間は抵抗
を介して電源電圧に比例する交流電圧に置かれ
る。照射されていないホトトランジスタが急勾配
の電圧エツジ（dv／dt負荷）で導通するのを防
止するために、この回路は出力側にRC直列回路
を並列接続されている。これは同時に誘導性負荷
によつて生ぜしめられる位相変化の補償に役立
つ。抵抗としては例えば100オームが、そしてコ
ンデンサ容量としては0.1μFが提案されている。
このことは、休止状態、すなわちサイリスタの点
弧されない状態において数mA程度の休止電流が
流れ得ることを意味する。さらに、上述の設計仕
様のRC直列回路は集積化不適当である。
本発明が解決しようとする問題点は、流れる休
止電流が著しく少なくなるように上述の如き制御
回路を改善することにある。さらに別の問題点は
dv／dt保護のために設けられている部品を容易
に集積化できるようにすることにある。
止電流が著しく少なくなるように上述の如き制御
回路を改善することにある。さらに別の問題点は
dv／dt保護のために設けられている部品を容易
に集積化できるようにすることにある。
上述の問題点は本発明によれば、
(a) ホトトランジスタのコレクタ・エミツタ区間
は２つの交流電圧端子のうちの第１の交流電圧
端子とサイリスタのゲートとの間に接続され、 (b) ホトトランジスタのベースと第２の交流電圧
端子との間にエンハンスメント形IGFETのド
レイン・ソース区間が接続され、 (c) エンハンスメント形IGFETのゲートとソー
スとの間にデプレツシヨン形IGFETのドレイ
ン・ソース区間が接続され、 (d) デプレツシヨン形IGFETのゲートおよびソ
ースが第２の交流電圧端子と電気的に接続さ
れ、 (e) デプレツシヨン形IGFETのゲートと第１の
交流電圧端子との間にコンデンサが接続されて
いる ことによつて解決される。
は２つの交流電圧端子のうちの第１の交流電圧
端子とサイリスタのゲートとの間に接続され、 (b) ホトトランジスタのベースと第２の交流電圧
端子との間にエンハンスメント形IGFETのド
レイン・ソース区間が接続され、 (c) エンハンスメント形IGFETのゲートとソー
スとの間にデプレツシヨン形IGFETのドレイ
ン・ソース区間が接続され、 (d) デプレツシヨン形IGFETのゲートおよびソ
ースが第２の交流電圧端子と電気的に接続さ
れ、 (e) デプレツシヨン形IGFETのゲートと第１の
交流電圧端子との間にコンデンサが接続されて
いる ことによつて解決される。
以下、図面を参照しながら、本発明を実施例に
ついて詳細に説明する。
ついて詳細に説明する。
第１図による制御回路はホトトランジスタ１を
有する。ホトトランジスタ１のコレクタ・エミツ
タ区間は２つの交流電圧端子２，３のうちの第１
の交流電圧端子２とサイリスタ装置８のゲートと
の間に接続されている。このサイリスタ装置はた
だ一つのサイリスタ、２つのサイリスタのカスケ
ード接続または点弧電流を増幅する集積化補助サ
イリスタ１０を備えたサイリスタ９からなる。サ
イリスタ９，１０のゲートと交流電圧端子３との
間には、よく知られているようにサイリスタの
dv／dt特性改善のために役立つ抵抗１２もしく
は１１が接続されている。
有する。ホトトランジスタ１のコレクタ・エミツ
タ区間は２つの交流電圧端子２，３のうちの第１
の交流電圧端子２とサイリスタ装置８のゲートと
の間に接続されている。このサイリスタ装置はた
だ一つのサイリスタ、２つのサイリスタのカスケ
ード接続または点弧電流を増幅する集積化補助サ
イリスタ１０を備えたサイリスタ９からなる。サ
イリスタ９，１０のゲートと交流電圧端子３との
間には、よく知られているようにサイリスタの
dv／dt特性改善のために役立つ抵抗１２もしく
は１１が接続されている。
ホトトランジスタ１のベースと交流電圧端子３
との間にはエンハンスメント形IGFET４のソー
ス・ドレイン区間が接続されている。この
IGFET４のゲートとソースとの間にはデプレツ
シヨン形のIGFET５のソース・ドレイン区間が
接続されている。このIGFET５のゲートはそれ
のソースと接続されている。IGFET４，５のソ
ースは固定の電位、特にサイリスタ９のカソード
電位UK、即ちアースに置かれている。IGFET４
のゲートもしくはIGFET５のドレインと交流電
圧端子２との間にはコンデンサ６がある。
との間にはエンハンスメント形IGFET４のソー
ス・ドレイン区間が接続されている。この
IGFET４のゲートとソースとの間にはデプレツ
シヨン形のIGFET５のソース・ドレイン区間が
接続されている。このIGFET５のゲートはそれ
のソースと接続されている。IGFET４，５のソ
ースは固定の電位、特にサイリスタ９のカソード
電位UK、即ちアースに置かれている。IGFET４
のゲートもしくはIGFET５のドレインと交流電
圧端子２との間にはコンデンサ６がある。
交流電圧端子２はサイリスタ９のアノードの電
位UAにある。しかし、サイリスタ９のアノード
と交流電圧端子２との間にはダイオード１９が接
続されており、このダイオードはサイリスタに順
方向電圧が加わるときだけ導通する。したがつ
て、ホトトランジスタ１の阻止方向負担が軽減さ
れる。
位UAにある。しかし、サイリスタ９のアノード
と交流電圧端子２との間にはダイオード１９が接
続されており、このダイオードはサイリスタに順
方向電圧が加わるときだけ導通する。したがつ
て、ホトトランジスタ１の阻止方向負担が軽減さ
れる。
サイリスタ９もしくはサイリスタ装置８に順方
向電圧が加わり、且つホトトランジスタ１が照射
されるならば、トランジスタ電流が負荷３７、ダ
イオード１９、トランジスタ１を通してサイリス
タ１０のゲートに流れる。サイリスタ１０が点弧
し、これによりサイリスタ９が導通する。トラン
ジスタ電流に並行して電流がコンデンサ６および
IGFET５を通して交流電圧端子３へ流れる。
IGFET５はデプレツシヨン形であり、したがつ
てゲート・ソース間電圧0Vで導通する。ドレイ
ン・ソース電圧の上昇にともなつて、IGFET５
のドレイン・ソース区間は高抵抗になる。第２図
に詳しく実施例が示されるIGFET５の適当な設
計仕様により、IGFET５が電流発生要素として
動作し、つまり殆ど一定の電流を導く。それによ
りコンデンサ６が一定の電流で充電され、
IGFET４のゲート・ソースバイアス電圧が上昇
する。このIGFET４は、それのカツトオフ電圧
が通常の電圧上昇時に到達されないように設計さ
れている。設計のための詳しい説明については、
同様に第２図を参照する。
向電圧が加わり、且つホトトランジスタ１が照射
されるならば、トランジスタ電流が負荷３７、ダ
イオード１９、トランジスタ１を通してサイリス
タ１０のゲートに流れる。サイリスタ１０が点弧
し、これによりサイリスタ９が導通する。トラン
ジスタ電流に並行して電流がコンデンサ６および
IGFET５を通して交流電圧端子３へ流れる。
IGFET５はデプレツシヨン形であり、したがつ
てゲート・ソース間電圧0Vで導通する。ドレイ
ン・ソース電圧の上昇にともなつて、IGFET５
のドレイン・ソース区間は高抵抗になる。第２図
に詳しく実施例が示されるIGFET５の適当な設
計仕様により、IGFET５が電流発生要素として
動作し、つまり殆ど一定の電流を導く。それによ
りコンデンサ６が一定の電流で充電され、
IGFET４のゲート・ソースバイアス電圧が上昇
する。このIGFET４は、それのカツトオフ電圧
が通常の電圧上昇時に到達されないように設計さ
れている。設計のための詳しい説明については、
同様に第２図を参照する。
交流電圧端子２における電圧が非常に速やか
に、例えば106V／1μsecの勾配で上昇すると、
IGFET５を通して上述の特性により相変わらず
一定の電流が流れる。コンデンサ電流の超過成分
は今やIGFET４のゲートへ流れ、それのソー
ス・ドレイン間静電容量を充電する。IGFET４
のカツトオフ電圧の到達時にIGFET４は導通し
てホトトランジスタ１のベース電流を吸収する。
これによつてホトトランジスタ１は導通できなく
なり、サイリスタは阻止状態のまゝである。ホト
トランジスタ１の手前のIGFET４の導通は、ホ
トトランジスタ１のベース・コレクタ間静電容量
が一般にIGFET４のゲート・ソース間静電容量
よりも遥かに大きいことによつて保証される。こ
れがそうでない場合にはホトトランジスタ１のベ
ースと交流電圧端子３との間にコンデンサ１４を
接続すればよい。
に、例えば106V／1μsecの勾配で上昇すると、
IGFET５を通して上述の特性により相変わらず
一定の電流が流れる。コンデンサ電流の超過成分
は今やIGFET４のゲートへ流れ、それのソー
ス・ドレイン間静電容量を充電する。IGFET４
のカツトオフ電圧の到達時にIGFET４は導通し
てホトトランジスタ１のベース電流を吸収する。
これによつてホトトランジスタ１は導通できなく
なり、サイリスタは阻止状態のまゝである。ホト
トランジスタ１の手前のIGFET４の導通は、ホ
トトランジスタ１のベース・コレクタ間静電容量
が一般にIGFET４のゲート・ソース間静電容量
よりも遥かに大きいことによつて保証される。こ
れがそうでない場合にはホトトランジスタ１のベ
ースと交流電圧端子３との間にコンデンサ１４を
接続すればよい。
IGFET４のゲート・ソース電圧を制限するに
はゲートとソースとの間にツエナーダイオード７
を接続すればよい。これはゲート・ソース電圧を
ゲート酸化物にをつて危険のない例えば10Vの値
までに制限する。
はゲートとソースとの間にツエナーダイオード７
を接続すればよい。これはゲート・ソース電圧を
ゲート酸化物にをつて危険のない例えば10Vの値
までに制限する。
第１図による回路は、交流電圧端子２，３にお
ける電圧が所定値を上回つていないときにのみホ
トトランジスタ１にエミツタ電流が流れることを
保証する零点制御手段を備えることができる。こ
の零点制御手段はドレイン・ソース区間をホトト
ランジスタ１のベースと交流電圧端子３との間に
接続されているエンハンスメント形のIGFET１
５からなる。IGFET１５のゲートはホトダイオ
ード１６を介して交流電圧端子２と接続されてい
る。IGFET１５のゲートと交流電圧端子３との
間にはIGFET１５のゲート酸化物の保護のため
にここでもツエナーダイオード１７を接続すると
よい。ホトダイオード１６はホトトランジスタ１
の光源によるか、又はこれと同期して動作する別
の光源によるかのいずれかによつて照射される。
端子２，３における交流電圧が許された電圧以上
に上昇し、ホトダイオード１６およびホトトラン
ジスタ１が照射されると、電流がホトダイオード
１６を通してIGFET１５のゲートへ流れ、ホト
トランジスタ１が導通し得る前にIGFET１５を
導通させる。これはホトトランジスタ１のコレク
タ・ベース静電容量と比べてはるかに小さい
IGFET１５のゲート・ソース間静電容量に起因
する。上述のコンデンサ１４はホトトランジスタ
１の導通を零点制御の上述の場合にも遅れさせ
る。
ける電圧が所定値を上回つていないときにのみホ
トトランジスタ１にエミツタ電流が流れることを
保証する零点制御手段を備えることができる。こ
の零点制御手段はドレイン・ソース区間をホトト
ランジスタ１のベースと交流電圧端子３との間に
接続されているエンハンスメント形のIGFET１
５からなる。IGFET１５のゲートはホトダイオ
ード１６を介して交流電圧端子２と接続されてい
る。IGFET１５のゲートと交流電圧端子３との
間にはIGFET１５のゲート酸化物の保護のため
にここでもツエナーダイオード１７を接続すると
よい。ホトダイオード１６はホトトランジスタ１
の光源によるか、又はこれと同期して動作する別
の光源によるかのいずれかによつて照射される。
端子２，３における交流電圧が許された電圧以上
に上昇し、ホトダイオード１６およびホトトラン
ジスタ１が照射されると、電流がホトダイオード
１６を通してIGFET１５のゲートへ流れ、ホト
トランジスタ１が導通し得る前にIGFET１５を
導通させる。これはホトトランジスタ１のコレク
タ・ベース静電容量と比べてはるかに小さい
IGFET１５のゲート・ソース間静電容量に起因
する。上述のコンデンサ１４はホトトランジスタ
１の導通を零点制御の上述の場合にも遅れさせ
る。
ホトトランジスタ１のベース・エミツタ間には
デプレツシヨン形の別のIGFET１３のドレイ
ン・ソース区間を接続するとよい。そのゲートは
第２の交流電圧端子３と接続されている。この
IGFET１３は可変抵抗の役割をし、これはホト
トランジスタ１の照射されていない状態では僅か
の抵抗となり、ホトトランジスタ１の照射された
状態では高い抵抗となる。それにより、一方では
ホトトランジスタ１の逆耐圧を高め、照射時には
電流増幅を阻害しない。
デプレツシヨン形の別のIGFET１３のドレイ
ン・ソース区間を接続するとよい。そのゲートは
第２の交流電圧端子３と接続されている。この
IGFET１３は可変抵抗の役割をし、これはホト
トランジスタ１の照射されていない状態では僅か
の抵抗となり、ホトトランジスタ１の照射された
状態では高い抵抗となる。それにより、一方では
ホトトランジスタ１の逆耐圧を高め、照射時には
電流増幅を阻害しない。
第２図による集積回路構造においては第１図に
おけると同一の部分を示すために同一の符号が用
いられている。集積回路の基体は半導体２１であ
る。この半導体内にはIGFET４，５およびツエ
ナーダイオード７のために反対の導電形のサブス
トレート２２が平らに埋め込まれている。このサ
ブストレートは強くドーピングされた部分２３お
よび弱くドーピングされた部分２４を有する。両
部分は異なる厚さであるが、しかし同じ厚さであ
つてもよい。サブストレート内には平らに
IGFET４のためのドレイン領域２５およびソー
ス領域２６が埋め込まれている。半導体２１上に
は例えば酸化珪素からなる第１の絶縁層２７が配
置されており、この絶縁層上にゲート電極２８が
設けられている。ゲート電極２８は領域２５，２
６と少なくとも部分的に重なつている。同じサブ
ストレート２２内にIGFET５のためのソース領
域２９およびドレイン領域３０が平らに形成され
ている。両領域間にはゲート領域３７が形成され
ている。IGFET５の絶縁層２３で示されており、
ソース領域２９およびドレイン領域３０と少なく
とも部分的に重なつている。絶縁層３２上には、
ソース領域３０およびサブストレートと電気的に
接続されているゲート電極３１が配設されてい
る。サブストレートはカソード電位もしくはアー
ス電位に置かれることが好ましく、それにより静
電容量により生ぜしめられる電流が吸収され、回
路の乱れが起きなくなる。
おけると同一の部分を示すために同一の符号が用
いられている。集積回路の基体は半導体２１であ
る。この半導体内にはIGFET４，５およびツエ
ナーダイオード７のために反対の導電形のサブス
トレート２２が平らに埋め込まれている。このサ
ブストレートは強くドーピングされた部分２３お
よび弱くドーピングされた部分２４を有する。両
部分は異なる厚さであるが、しかし同じ厚さであ
つてもよい。サブストレート内には平らに
IGFET４のためのドレイン領域２５およびソー
ス領域２６が埋め込まれている。半導体２１上に
は例えば酸化珪素からなる第１の絶縁層２７が配
置されており、この絶縁層上にゲート電極２８が
設けられている。ゲート電極２８は領域２５，２
６と少なくとも部分的に重なつている。同じサブ
ストレート２２内にIGFET５のためのソース領
域２９およびドレイン領域３０が平らに形成され
ている。両領域間にはゲート領域３７が形成され
ている。IGFET５の絶縁層２３で示されており、
ソース領域２９およびドレイン領域３０と少なく
とも部分的に重なつている。絶縁層３２上には、
ソース領域３０およびサブストレートと電気的に
接続されているゲート電極３１が配設されてい
る。サブストレートはカソード電位もしくはアー
ス電位に置かれることが好ましく、それにより静
電容量により生ぜしめられる電流が吸収され、回
路の乱れが起きなくなる。
IGFET５のドレイン領域２９はサブストレー
ト２２の強くドーピングされた部分２３にまで達
している。ドレイン領域２９は強くドーピングさ
れているために、ドレイン領域２９とサブストレ
ート２２の強くドーピングされた部分２３との間
に置かれたpn接合は、例えば10Vの僅かな電圧で
ブレークダウンする。これはツエナーダイオード
７の機能に相応し、IGFETのゲート電位を絶縁
層２７にとつて危険のない値に制限する。
ト２２の強くドーピングされた部分２３にまで達
している。ドレイン領域２９は強くドーピングさ
れているために、ドレイン領域２９とサブストレ
ート２２の強くドーピングされた部分２３との間
に置かれたpn接合は、例えば10Vの僅かな電圧で
ブレークダウンする。これはツエナーダイオード
７の機能に相応し、IGFETのゲート電位を絶縁
層２７にとつて危険のない値に制限する。
コンデンサ６は電極３４を有し、この電極は例
えば強くｎドーピングされた多結晶シリコンから
なる。電極３４は半導体２１の表面上にある絶縁
層３３の上に配置されている。これは同様に酸化
珪素からなる。コンデンサ電極３４の縁部の下に
は半導体２１の導電形とは反対の導電形を有する
領域がある。この領域は特にサブストレート２２
の比較的強くドーピングされた部分２３によつて
形成することができる。コンデンサ電極３４は縁
部に領域２３上に絶縁層３３の相応に厚い部分上
にある段部を有する。部分２３は自身だけで、ま
たは電極３４の段部と共に、荷電キヤリアがコン
デンサから流出するのを防止する目的を有するも
のである。第２図による集積回路の領域は上述の
導電形とドーピング濃度の上述の大まかな分布を
有するとよい。しかしながら、すべての領域が逆
の導電形を持つていてもよい。個々の要素のドー
ピングおよび寸法は次の値をとることができる。
えば強くｎドーピングされた多結晶シリコンから
なる。電極３４は半導体２１の表面上にある絶縁
層３３の上に配置されている。これは同様に酸化
珪素からなる。コンデンサ電極３４の縁部の下に
は半導体２１の導電形とは反対の導電形を有する
領域がある。この領域は特にサブストレート２２
の比較的強くドーピングされた部分２３によつて
形成することができる。コンデンサ電極３４は縁
部に領域２３上に絶縁層３３の相応に厚い部分上
にある段部を有する。部分２３は自身だけで、ま
たは電極３４の段部と共に、荷電キヤリアがコン
デンサから流出するのを防止する目的を有するも
のである。第２図による集積回路の領域は上述の
導電形とドーピング濃度の上述の大まかな分布を
有するとよい。しかしながら、すべての領域が逆
の導電形を持つていてもよい。個々の要素のドー
ピングおよび寸法は次の値をとることができる。
半導体の固有抵抗は30〜50オームcmで、厚さは
200〜300μmである。
200〜300μmである。
強くｐドーピングされた領域のドーピングは
1017〜1018原子cm-3である。
1017〜1018原子cm-3である。
弱くｐドーピングされた部分のドーピングは
1016原子cm-3である。
1016原子cm-3である。
ヒ素拡散によるゲート領域３７のドーピングは
例えば１・1012原子cm-2である。
例えば１・1012原子cm-2である。
ソース領域からのドレイン領域の距離は５〜
200μmである。
200μmである。
酸化物層３２および２７の厚さは700nmであ
る。
る。
絶縁層３３の厚い部分の厚さは1.5μmである。
強くｐドーピングされた領域の深さは１〜4μm
である。
である。
強くｎドーピングされた領域の厚さは0.15〜
2μmである。
2μmである。
コンデンサ電極３４の寸法は100×100μmであ
る。
る。
これにより、コンデンサに対して（電圧UB−
UKに依存して）約６〜2pFの値が得られる。
IGFET４および５のカツト・オフ電圧は公知の
ように絶縁層２７，３２の厚さとゲート領域の固
有抵抗とによつて決められる。IGFET４のため
のゲート領域の固有抵抗は、図示のように、
IGFET４が部分的にサブストレート２２の強く
ドーピングされた部分２３および部分的にサブス
トレート２２の弱くドーピングされた部分２４か
らなる。上述のドーピングおよび寸法により
IGFET４および５のカツト・オフ電圧は４〜
10Vとなる。
UKに依存して）約６〜2pFの値が得られる。
IGFET４および５のカツト・オフ電圧は公知の
ように絶縁層２７，３２の厚さとゲート領域の固
有抵抗とによつて決められる。IGFET４のため
のゲート領域の固有抵抗は、図示のように、
IGFET４が部分的にサブストレート２２の強く
ドーピングされた部分２３および部分的にサブス
トレート２２の弱くドーピングされた部分２４か
らなる。上述のドーピングおよび寸法により
IGFET４および５のカツト・オフ電圧は４〜
10Vとなる。
運転電圧は半導体に電極３５を介して導かれ
る。破線（第１図）の右側にある部分を第２図に
よる装置と接続するために端子３６が設けられて
いる。
る。破線（第１図）の右側にある部分を第２図に
よる装置と接続するために端子３６が設けられて
いる。
第１図は本発明の一実施例の接続図、第２図は
第１図における破線１８の左側に示されたdv／
dt保護回路部分の集積回路構造を示す断面図であ
る。 １…ホトトランジスタ、２，３…交流電圧端
子、４…エンハンスメント形IGFET、５…デプ
レツシヨン形IGFET、６…コンデンサ、７…ツ
エナーダイオード。
第１図における破線１８の左側に示されたdv／
dt保護回路部分の集積回路構造を示す断面図であ
る。 １…ホトトランジスタ、２，３…交流電圧端
子、４…エンハンスメント形IGFET、５…デプ
レツシヨン形IGFET、６…コンデンサ、７…ツ
エナーダイオード。
Claims (1)
- 【特許請求の範囲】 １ 交流電圧を印加される少なくとも１つのサイ
リスタをホトトランジスタを用いて制御するため
の回路において、 (a) 前記ホトトランジスタ１のコレクタ・エミツ
タ区間は２つの交流電圧端子２，３のうちの第
１の交流電圧端子２とサイリスタのゲートとの
間に接続され、 (b) 前記ホトトランジスタ１のベースと第２の交
流電圧端子３との間にエンハンスメント形
IGFET４のドレイン・ソース区間が接続され、 (c) 前記エンハンスメント形IGFET４のゲート
とソースとの間にデプレツシヨン形IGFET５
のドレイン・ソース区間が接続され、 (d) 前記デプレツシヨン形IGFET５のゲートお
よびソースが第２の交流電圧端子３と電気的に
接続され、 (e) 前記デプレツシヨン形IGFET５のゲートと
第１の交流電圧端子２との間にコンデンサ６が
接続されている ことを特徴とするサイリスタの制御回路。 ２ 第２の交流電圧端子３はサイリスタのカソー
ドと電気的に接続されていることを特徴とする特
許請求の範囲第１項記載のサイリスタの制御回
路。 ３ エンハンスメント形IGFET４のゲートとソ
ースとの間にツエナーダイオード７が接続されて
いることを特徴とする特許請求の範囲第１項また
は第２項記載のサイリスタの制御回路。 ４ サイリスタのアノードと第１の交流電圧端子
２との間に、サイリスタに阻止方向に電圧が印加
されるとき阻止されるように極性付けられたダイ
オード１９が挿入されていることを特徴とする特
許請求の範囲第１項ないし第３項のいずれかに記
載のサイリスタの制御回路。 ５ (a) 第１の導電形の半導体２１内には第２の
導電形のサブストレート２２が平らに埋め込ま
れ、 (b) そのサブストレート２２内にエンハンスメン
ト形IGFET４のドレイン領域２９が埋め込ま
れ、 (c) 同じサブストレート２２内にデプレツシヨン
形IGFET５のソース領域２５およびドレイン
領域２６が埋め込まれ、 (d) デプレツシヨン形IGFET５のソース領域と
ドレイン領域との間にこれらの領域と同じ導電
形であるが弱いドーピングを有するゲート領域
３７が埋め込まれ、 (e) 各IGFETのドレインおよびソースは絶縁層
３２，２７上に配置されたゲート電極３１，２
８によつて少なくとも重ねられ、 (f) 半導体上にはサブストレート２２の外側に別
の絶縁層３３が配置され、この上にコンデンサ
６の一方の電極３４が置かれている ことを特徴とする特許請求の範囲第１項ないし第
３項のいずれかに記載のサイリスタの制御回路。 ６ コンデンサ電極３４の縁の下に第２の導電形
の領域が半導体２１内に平らに埋め込まれている
ことを特徴とする特許請求の範囲第５項記載のサ
イリスタの制御回路。 ７ コンデンサ電極３４の縁の下の第２の導電形
の領域はサブストレート２２の強くドーピングさ
れた部分によつて形成されていることを特徴とす
る特許請求の範囲第６項記載のサイリスタの制御
回路。 ８ サブストレート２２は強くおよび弱くドーピ
ングされた部分２３もしくは２４を有し、デプレ
ツシヨン形IGFET５のドレイン領域２９はサブ
ストレート２２の高いドーピングされた部分２３
内まで達しており、サブストレート２２は第２の
交流電圧端子３と電気的に接続されていることを
特徴とする特許請求の範囲第３項または第５項記
載のサイリスタの制御回路。 ９ エンハンスメント形IGFET４はホトトラン
ジスタ１の閾電圧よりも高いカツトオフ電圧を有
することを特徴とする特許請求の範囲第１項ない
し第４項のいずれかに記載のサイリスタの制御回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3344435.8 | 1983-12-08 | ||
| DE19833344435 DE3344435A1 (de) | 1983-12-08 | 1983-12-08 | Schaltungsanordnung zum ansteuern eines thyristors mit einem fototransistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140922A JPS60140922A (ja) | 1985-07-25 |
| JPH0262966B2 true JPH0262966B2 (ja) | 1990-12-27 |
Family
ID=6216395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59259028A Granted JPS60140922A (ja) | 1983-12-08 | 1984-12-06 | サイリスタの制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4578596A (ja) |
| EP (1) | EP0144978B1 (ja) |
| JP (1) | JPS60140922A (ja) |
| DE (2) | DE3344435A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0208970B1 (de) * | 1985-07-09 | 1990-05-23 | Siemens Aktiengesellschaft | MOSFET mit Temperaturschutz |
| EP0407635A1 (de) * | 1989-07-11 | 1991-01-16 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Ansteuern eines Thyristors durch einen Fototransistor |
| EP0408778B1 (de) * | 1989-07-17 | 1994-04-13 | Siemens Aktiengesellschaft | Nullpunktdetektor für einen optisch steuerbaren Thyristor |
| US5027020A (en) * | 1989-10-10 | 1991-06-25 | Teledyne Industries, Inc. | Zero voltage switching AC relay circuit |
| JP2565055Y2 (ja) * | 1991-04-04 | 1998-03-11 | 東陶機器株式会社 | 衛生洗浄装置のノズル装置 |
| DE9301023U1 (de) * | 1993-01-26 | 1993-05-19 | Electromatic Industri A/S, Hadsten | Halbleiterrelais |
| US5872478A (en) * | 1996-11-04 | 1999-02-16 | Fmc Corporation | SCR firing circuit for high voltage control applications |
| DE19731835A1 (de) * | 1997-07-24 | 1999-02-04 | Asea Brown Boveri | Vorrichtung zum Begrenzen des Haltestromes eines Abschaltthyristors |
| DE19731836A1 (de) | 1997-07-24 | 1999-01-28 | Asea Brown Boveri | Verfahren und Vorrichtung zum Ansteuern eines Abschaltthyristors |
| DE10002169A1 (de) | 2000-01-20 | 2001-07-26 | Mitsubishi Polyester Film Gmbh | Matte, UV-stabile, thermoformbare, koextrudierte Polyesterfolie, Verfahren zu ihrer Herstellung und ihre Verwendung |
| DE10002160A1 (de) | 2000-01-20 | 2001-07-26 | Mitsubishi Polyester Film Gmbh | Matte, UV-stabile, schwerentflammbare koextrudierte Polyesterfolie, Verfahren zu ihrer Herstellung und ihre Verwendung |
| DE10002161A1 (de) | 2000-01-20 | 2001-07-26 | Mitsubishi Polyester Film Gmbh | Matte, flammhemmend ausgerüstete koextrudierte Polyesterfolie, Verfahren zu ihrer Herstellung und ihre Verwendung |
| DE10002178A1 (de) | 2000-01-20 | 2001-07-26 | Mitsubishi Polyester Film Gmbh | Matte, UV-stabile, koextrudierte Polyesterfolie, Verfahren zu ihrer Herstellung und ihre Verwendung |
| DE10062981A1 (de) | 2000-12-16 | 2002-06-20 | Mitsubishi Polyester Film Gmbh | Heißsterilisierbare, biaxial orientierte Polyesterfolie mit guter Metallhaftung, Verfahren zu ihrer Herstellung und ihre Verwendung |
| DE10231594A1 (de) | 2002-07-12 | 2004-01-22 | Mitsubishi Polyester Film Gmbh | Mehrschichtige, metallisierte oder keramisch beschichtete, siegelfähige, biaxial orientierte Polyesterfolie, Verfahren zu ihrer Herstellung und ihre Verwendung |
| DE10301786A1 (de) | 2003-01-20 | 2004-07-29 | Mitsubishi Polyester Film Gmbh | Mehrschichtige transparente, biaxial orientierte Polyesterfolie, Verfahren zu ihrer Herstellung und ihre Verwendung |
| KR102520629B1 (ko) * | 2021-06-22 | 2023-04-11 | 울산과학기술원 | 3진수 논리회로 |
| TWI880230B (zh) * | 2023-05-31 | 2025-04-11 | 台亞半導體股份有限公司 | 用於閘流體之突波抑制電路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3663838A (en) * | 1970-10-16 | 1972-05-16 | Eberhart Reimers | Optically triggered thyristor |
| US4021683A (en) * | 1975-01-03 | 1977-05-03 | National Research Development Corporation | Electronic switching circuits |
| US4217618A (en) * | 1977-10-25 | 1980-08-12 | Boney George R | Thyristor firing circuit module with integral optical isolation, dv/dt limitation, and bidirectional voltage transient suppression |
| DE2832193A1 (de) * | 1978-07-21 | 1980-01-31 | Siemens Ag | Kontaktloses relais |
| US4295058A (en) * | 1979-06-07 | 1981-10-13 | Eaton Corporation | Radiant energy activated semiconductor switch |
| US4535251A (en) * | 1982-12-21 | 1985-08-13 | International Rectifier Corporation | A.C. Solid state relay circuit and structure |
-
1983
- 1983-12-08 DE DE19833344435 patent/DE3344435A1/de not_active Withdrawn
-
1984
- 1984-10-24 US US06/664,380 patent/US4578596A/en not_active Expired - Fee Related
- 1984-12-06 EP EP84114847A patent/EP0144978B1/de not_active Expired
- 1984-12-06 JP JP59259028A patent/JPS60140922A/ja active Granted
- 1984-12-06 DE DE8484114847T patent/DE3477112D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60140922A (ja) | 1985-07-25 |
| EP0144978B1 (de) | 1989-03-08 |
| EP0144978A3 (en) | 1985-07-24 |
| DE3344435A1 (de) | 1985-06-20 |
| EP0144978A2 (de) | 1985-06-19 |
| DE3477112D1 (en) | 1989-04-13 |
| US4578596A (en) | 1986-03-25 |
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