JPS60142764A - 計算機インタフエ−ス方式 - Google Patents
計算機インタフエ−ス方式Info
- Publication number
- JPS60142764A JPS60142764A JP24667383A JP24667383A JPS60142764A JP S60142764 A JPS60142764 A JP S60142764A JP 24667383 A JP24667383 A JP 24667383A JP 24667383 A JP24667383 A JP 24667383A JP S60142764 A JPS60142764 A JP S60142764A
- Authority
- JP
- Japan
- Prior art keywords
- service processor
- processing unit
- central processing
- interface line
- svp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はサービスプロセッサを有する情報処理システム
に係り、特に中央処理装置とサービスプロセッサ間のイ
ンタフェース方式に関する。
に係り、特に中央処理装置とサービスプロセッサ間のイ
ンタフェース方式に関する。
従来の中央処理装置とサービスプロセッサ間インタフェ
ース方式の構成例を第１図に示す。第１図において、１
は中央処理装置（ＣＰＵ）、２はサービスプロセッサ（
ＳＶＰ）であり、両者の間はチャネル装置（ＣＨ）３、
ＩＯインタフェース線４により接続されるとともに、こ
れとは別にＳＶＰインタフェース線５によっても接続さ
れている。６はサービスプロセッサ２に接続されるデバ
イス（■○）である。中央処理装置１はサービスプロセ
ッサ２に接続されているデバイス６とデータ転送を行う
場合、入出力命令をチャネル装置３に発行することで、
チャネル装置３はＩＯインタフェース線４を介してサー
ビスプロセッサ２を起動し、インタフェースアダプタ（
ＩＦＡ）２２経由でデバイス６を動作せしめる。一方、
サービスプロセッサ２はＳｖＰ側イレインタフエース回
路ＶＵ）２１、ＳｖＰインタフェース線５、ＣＰＵ側イ
ンタフェース回路（ＳＶＡ）１１により中央処理装置１
の保守診断を実行する。
ース方式の構成例を第１図に示す。第１図において、１
は中央処理装置（ＣＰＵ）、２はサービスプロセッサ（
ＳＶＰ）であり、両者の間はチャネル装置（ＣＨ）３、
ＩＯインタフェース線４により接続されるとともに、こ
れとは別にＳＶＰインタフェース線５によっても接続さ
れている。６はサービスプロセッサ２に接続されるデバ
イス（■○）である。中央処理装置１はサービスプロセ
ッサ２に接続されているデバイス６とデータ転送を行う
場合、入出力命令をチャネル装置３に発行することで、
チャネル装置３はＩＯインタフェース線４を介してサー
ビスプロセッサ２を起動し、インタフェースアダプタ（
ＩＦＡ）２２経由でデバイス６を動作せしめる。一方、
サービスプロセッサ２はＳｖＰ側イレインタフエース回
路ＶＵ）２１、ＳｖＰインタフェース線５、ＣＰＵ側イ
ンタフェース回路（ＳＶＡ）１１により中央処理装置１
の保守診断を実行する。
この様に、従来は中央処理装置とサービスプロセッサ間
に丁０インタフェース線と保守診断用インフェース線が
別々に存在しているため、ＣＰＵやＳｖＰのピン数が増
加し、該ＣＰＵやＳｖＰの集積回路化が困難であった。
に丁０インタフェース線と保守診断用インフェース線が
別々に存在しているため、ＣＰＵやＳｖＰのピン数が増
加し、該ＣＰＵやＳｖＰの集積回路化が困難であった。
本発明の目的は、中央処理装置とサービスプロセッサ間
のインタフェース線を低減し、これら装置の集積回路化
を容易にすることにある。
のインタフェース線を低減し、これら装置の集積回路化
を容易にすることにある。
本発明は中央処理装置、サービスプロセッサ、チャネル
装置を順次階層的に配置して中央処理装置とサービスプ
ロセッサ間を１個のインタフェース線で接続し、中央処
理装置からの入出力命令を該インタフェース線によりサ
ービスプロセッサが受信してチャネル装置に伝達するこ
とにより、サービスプロセッサに接続されるデバイスに
対する入出力命令を実行し、又、サービスプロセッサは
該インタフェース線を用いて、中央処理装置に対３− する診断機能を実行することを特徴とする。
装置を順次階層的に配置して中央処理装置とサービスプ
ロセッサ間を１個のインタフェース線で接続し、中央処
理装置からの入出力命令を該インタフェース線によりサ
ービスプロセッサが受信してチャネル装置に伝達するこ
とにより、サービスプロセッサに接続されるデバイスに
対する入出力命令を実行し、又、サービスプロセッサは
該インタフェース線を用いて、中央処理装置に対３− する診断機能を実行することを特徴とする。
第２図は本発明の一実施例のブロック図を示す。
第２図において、中央処理装置（ＣＰＵ）１はＳＶＡ回
路１１を有している。ＳＶＡ回路１１にはフリップフロ
ップＦＦｌ−ＦＦ３とレジスタＲＥＧ１があり、ＳＶＰ
インタフェース線５に接続される。８は■０プロセッサ
（ＩＯＰ）であり、ＣＰＵＩとＳｖＰインタフェース線
５で接続されている。ｌ０Ｐ８はサービスプロセッサ（
ｓ ｖ ｐ）２、チャネル装置（ＣＨ）３、バッファメ
モリ（ＲＡＭ）７を有シテいル。５ＶＰ２はＳＶＵ回路
２１を有し、該ＳＶＵ回路２１はフリップフロップＦＦ
４〜ＦＦ５とレジスタＲＥＧ２を有してＳｖＰインタフ
ェース線５に接続される。ＲＡＭ７は５ＶＰ４とＣＨ５
に接続している。ＣＨ３にデバイス（１０）６が接続さ
れる。尚、ｌ０Ｐ８内の５ＶＰ２とＣＨ５は同一プロセ
ッサの元で時分割に動作する。
路１１を有している。ＳＶＡ回路１１にはフリップフロ
ップＦＦｌ−ＦＦ３とレジスタＲＥＧ１があり、ＳＶＰ
インタフェース線５に接続される。８は■０プロセッサ
（ＩＯＰ）であり、ＣＰＵＩとＳｖＰインタフェース線
５で接続されている。ｌ０Ｐ８はサービスプロセッサ（
ｓ ｖ ｐ）２、チャネル装置（ＣＨ）３、バッファメ
モリ（ＲＡＭ）７を有シテいル。５ＶＰ２はＳＶＵ回路
２１を有し、該ＳＶＵ回路２１はフリップフロップＦＦ
４〜ＦＦ５とレジスタＲＥＧ２を有してＳｖＰインタフ
ェース線５に接続される。ＲＡＭ７は５ＶＰ４とＣＨ５
に接続している。ＣＨ３にデバイス（１０）６が接続さ
れる。尚、ｌ０Ｐ８内の５ＶＰ２とＣＨ５は同一プロセ
ッサの元で時分割に動作する。
はじめ、ＣＨ３に接続されるデバイス６に対す４−
る入出力命令の実行時の動作を説明する。入出力命令実
行時、ＣＰＵ１はＳＶＡ回路１１内のＲＥＧｌに必要な
情報をセットした後、ＦＦ１を１１１ ＩＩにセットす
る。これにより、ＦＦＩの内容がＳｖＰインタフェース
線５を介して５ＶＰ２におけるＳＶＵ回路２１内のＦＦ
４にセットされる。ＳｖＰ２のマイクロプログラムによ
りＦＦ４が常時スキャンされており、ＦＦ４がセットさ
れたことによりＣＰＵＩからの要求があったことを５Ｖ
Ｐ２は認識する。５ＶＰ２のマイクロプログラムは、ソ
ノ後、ＳＶＡ回路１１のＲＥＧＩの情報をＳＶＰインタ
フェース線５を介してＲＥＧ２に読込み、読込んだ情報
を逐次ＲＡＭ７に蓄積する。
行時、ＣＰＵ１はＳＶＡ回路１１内のＲＥＧｌに必要な
情報をセットした後、ＦＦ１を１１１ ＩＩにセットす
る。これにより、ＦＦＩの内容がＳｖＰインタフェース
線５を介して５ＶＰ２におけるＳＶＵ回路２１内のＦＦ
４にセットされる。ＳｖＰ２のマイクロプログラムによ
りＦＦ４が常時スキャンされており、ＦＦ４がセットさ
れたことによりＣＰＵＩからの要求があったことを５Ｖ
Ｐ２は認識する。５ＶＰ２のマイクロプログラムは、ソ
ノ後、ＳＶＡ回路１１のＲＥＧＩの情報をＳＶＰインタ
フェース線５を介してＲＥＧ２に読込み、読込んだ情報
を逐次ＲＡＭ７に蓄積する。
５ＶＰ２によりＣＰＵＩからの情報を全てＲＡＭ６に蓄
積すると、ＲＡＭ７の所定領域にＣＨ３への要求をセッ
トする。ＣＨ３は常時ＲＡＭ７の該当領域をスキャンし
ており、５ＶＰ２からの要求を知る。ＣＨ３は要求を検
出すると、５ＶＰ２により蓄積された情報をＲＡＭ７よ
り読出し入出力命令の動作を開始する。ＣＨ３が入出力
命令を終了すると、ＲＡＭ７の所定領域に終了要求コー
ドをセットする。５ＶＰ２はＲＡＭ７の終了要求コード
領域を常時スキャンしており、それを検出するとＳＶＵ
回路２１内のＲＥＧ２に所定データを書込み、ＦＦ５を
セットする。ＦＦ５はＳｖＰインタフェース線５を介し
てＦＦ２に反映される。
積すると、ＲＡＭ７の所定領域にＣＨ３への要求をセッ
トする。ＣＨ３は常時ＲＡＭ７の該当領域をスキャンし
ており、５ＶＰ２からの要求を知る。ＣＨ３は要求を検
出すると、５ＶＰ２により蓄積された情報をＲＡＭ７よ
り読出し入出力命令の動作を開始する。ＣＨ３が入出力
命令を終了すると、ＲＡＭ７の所定領域に終了要求コー
ドをセットする。５ＶＰ２はＲＡＭ７の終了要求コード
領域を常時スキャンしており、それを検出するとＳＶＵ
回路２１内のＲＥＧ２に所定データを書込み、ＦＦ５を
セットする。ＦＦ５はＳｖＰインタフェース線５を介し
てＦＦ２に反映される。
ＣＰＵＩは入出力命令発行後、ＳＶＡ回路１１内のＦＦ
２が″１″にセットされるのを待っており、ＦＦ２がＩ
Ｉ １１１にセットされたことにより入出力命令が終了
したことを認識する。
２が″１″にセットされるのを待っており、ＦＦ２がＩ
Ｉ １１１にセットされたことにより入出力命令が終了
したことを認識する。
次に診断機能について説明する。５ＶＰ２がＣＰＵＩ内
のレジスタ等に対してスキャンイン、スキャンアウトす
る場合において、５ＶＰ２のマイクロプログラムはＳＶ
Ｕ回路２１内のＲＥＧ２へ診断機能に必要なデータを順
次セットすることにより、ＳｖＰインタフェース線５を
介してＳＶＡ回路１１内のＲＥＧＩに診断データが設定
される。
のレジスタ等に対してスキャンイン、スキャンアウトす
る場合において、５ＶＰ２のマイクロプログラムはＳＶ
Ｕ回路２１内のＲＥＧ２へ診断機能に必要なデータを順
次セットすることにより、ＳｖＰインタフェース線５を
介してＳＶＡ回路１１内のＲＥＧＩに診断データが設定
される。
その後同様に、５ＶＰ２のマイクロプログラムはＲＥＧ
２によりＳＶＡ回路１１内のＦＦ３を′１″にセットす
る。ＳＶＡ回路１１はスキャン機能を有しており、ＦＦ
３が１１１ ｇｇにセットされたことによりＣＰＵＩ内
のレジスタ等をスキャンイン、スキャンアウトしてＲＥ
ＧＩに結果を格納すると共にＦＦ３を′０″にセットす
る。５ＶＰ２のマイクロプログラムはＦＦ３を′１″に
セットした後にそれが′０″になることをＲＥＧ２を使
用して常時監視しており、ＦＦ３がＬＬ ＯＩ＋になり
、それがＲＥＧ２に反映されることにより所論機能が終
了したことを認識する。
２によりＳＶＡ回路１１内のＦＦ３を′１″にセットす
る。ＳＶＡ回路１１はスキャン機能を有しており、ＦＦ
３が１１１ ｇｇにセットされたことによりＣＰＵＩ内
のレジスタ等をスキャンイン、スキャンアウトしてＲＥ
ＧＩに結果を格納すると共にＦＦ３を′０″にセットす
る。５ＶＰ２のマイクロプログラムはＦＦ３を′１″に
セットした後にそれが′０″になることをＲＥＧ２を使
用して常時監視しており、ＦＦ３がＬＬ ＯＩ＋になり
、それがＲＥＧ２に反映されることにより所論機能が終
了したことを認識する。
本発明によれば、中央処理装置とサービスプロセッサ間
にＳｖＰインタフェース線を設けるだけで入出力動作と
診断動作を行うことができるため。
にＳｖＰインタフェース線を設けるだけで入出力動作と
診断動作を行うことができるため。
中央処理装置やサービスプロセッサのビン数増加が回避
され、集積回路化が容易になる。
され、集積回路化が容易になる。
第１図は従来の計算機インタフェース方式の構成例を示
す図、第２図は本発明の一実施例を示す図である。 ■・・・中央処理装置、 ２・・・サービスプロセッサ
、７− ５・・・インタフェース線、６・・・デバイス、７・・
・バッファメモリ、１１．．２１・・・インタフェース
回路。 ８−
す図、第２図は本発明の一実施例を示す図である。 ■・・・中央処理装置、 ２・・・サービスプロセッサ
、７− ５・・・インタフェース線、６・・・デバイス、７・・
・バッファメモリ、１１．．２１・・・インタフェース
回路。 ８−
Claims (1)
- （１）中央処理装置、入出力制御を行うチャネル装置、
前記中実装置の保守所論を行うサービスプロセッサ等を
具備する情報処理システムにおいて。 中央処理装置とサービスプロセッサ間を単一のインタフ
ェース線で接続すると共に該サービスプロセッサの下位
にチャネル装置を置き、中央情報処理装置からの入出力
命令を前記インタフェース線によりサービスプロセッサ
が受信してチャネル装置に伝送することにより入出力命
令を実行し、又、サービスプロセッサは前記インタフェ
ース線を用いて中央処理装置の保守所論を実行すること
を特徴とする計算機インタフェース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24667383A JPS60142764A (ja) | 1983-12-29 | 1983-12-29 | 計算機インタフエ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24667383A JPS60142764A (ja) | 1983-12-29 | 1983-12-29 | 計算機インタフエ−ス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142764A true JPS60142764A (ja) | 1985-07-27 |
| JPH0115102B2 JPH0115102B2 (ja) | 1989-03-15 |
Family
ID=17151909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24667383A Granted JPS60142764A (ja) | 1983-12-29 | 1983-12-29 | 計算機インタフエ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142764A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525110A (en) * | 1978-08-09 | 1980-02-22 | Fujitsu Ltd | Data processing system |
| JPS57109024A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Interface controlling system |
| JPS57111763A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Device connecting system of multi-system |
-
1983
- 1983-12-29 JP JP24667383A patent/JPS60142764A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525110A (en) * | 1978-08-09 | 1980-02-22 | Fujitsu Ltd | Data processing system |
| JPS57109024A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Interface controlling system |
| JPS57111763A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Device connecting system of multi-system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0115102B2 (ja) | 1989-03-15 |
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