JPS5969844A - マイクロプログラムのロ−デイング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は中央処理装置とサービスプロセラ　サ（ｓｖｐ
と略す）を持つ情報処理システムに係り、特に中央処理
装置のマイクロプログラムのロードをＳＶＰによって行
なうマイクロプログラムのローディング方式に関する。

（ｂ）　　従来技術と問題点 中央処理装置には該中央処理装置を制御するマイクロプ
ログラムがコントロールストレイジ（ＣＯＮＴＲＯＬＳ
ＴＯＲＡＧＥ以後Ｃ８と略す）に格納されて貯えられて
おり、通常大型計算機などでは該Ｃ８をＲＡＭで構成し
、各種の機能変更に対しては前記マイクロプログラムの
書直しで対処出来るようにしである。しかしＣ８がＲＡ
Ｍで構成されている場合は、電源が投入された時、外部
記憶装置より、マイクロプログラムをＣ８にロードする
等の初期化が心安である。この初期化をイニシアルマイ
クロプログラムロード（ＩＮＩＴＩＡＬ　ＭＩＣＲＯＰ
ＲＯＧＲＡＭＬＯＡＤ以後ＩＭＰＬと略す）という。上
記計算機に於ては該ＩＭＰＬのためにフロッピーディス
ク装置の如き外部記憶装置を装置ごとに用意しである。

特に近年では分散マイクロプログラムと称して、中央処
理装置内の各ユニット毎に夫々Ｃ８を用意しであるため
、一般にＣ８Ｏ数だけ外部記憶装置を必要とする。又更
にシステムを構成する中央処理装置がマルチプロセッサ
方式の場合その台数だけ外部記憶装置を必要とする。

しかしＳＶＰを備えた情報処理システムでは、前記の如
く外部記憶装置を重複して持つ無駄を省くため、ＳＶＰ
に接続されている補助記憶装置を代用するようになって
来た。即ち、ＳＶＰ配下の補助記憶装置に中央処理装置
用のマイクロプログラムを全て用意しておき、情報処理
システムの電源投入時、ＳＶＰにより中央処理装置のＣ
８に該マイクロプログラムをロードするようになってい
る。ＳｖＰは独立した計算機システムであるため、補助
記憶装置中のマイクロプログラムの内容の表示や変更９
版数の管理、Ｃ８の内容と補助記憶装置の内容の比較及
びマイクロプログラムの選択的ロード（例えば診断用の
マイクロプログラムのロードとシステム運転用のマイク
ロプログラムのロードを選択して行なう）等が蘭学に行
なえるようＫなった。

しかしＳｖＰの補助記憶装置に用意したマイクロ主記憶
上に読出し、その後該主記憶上のデータをＳｖＰと中央
処理装置間インタフェース経由でＣ８にロードする必要
がある。又この時マイクロプログラムのデータ量に対し
て主記憶の容量が十分でないと上記動作を数回に分けて
データ転送を行な一火一 う材要がある。補助記憶装置にはダイレクトメモリアク
セス（ＤＩＲＥｅＴ耶ＭＯＲＹ　ＡＣＣＥＳＳ）機構が
付いているのが普通であるが、ＳＶＰと中央処理装置間
インタフェースは汎用性を考慮してプログラム転送方式
であるのが一般的である。このためマイクロプログラム
のデータ量が大きくなるに従って、その転送レートが問
題となって来る。これを解決するためＳＶＰと中央処理
装置間インタフェース回路にもダイレクトメモリアクセ
ス機構を用意するとインタフェース回路が複雑になり汎
用性も失なわれ、且つ相変らず５ｖＰＯ主記憶を経由す
るため、いずれにせよＳＶＰ下の補助記憶装置からマイ
クロプログラムをロードする方式ではＩＭＰＬのため多
大な時間を要する欠点がある。

（ｃ）　　発明の目的 本発明の目的は上記欠点を除くため、ＳＶＰに接続され
ている補助記憶装置より中央処理装置のＣＳヘマイクロ
プログラムをロードする時、５ｖＰＯ主記憶を経由する
ことなく、該補助記憶装置から中央処理装置のＣ８へデ
ータを直接転送することによＩＭＰＬの時間短縮とＩＭ
ＰＬに伴うＳＶＰの計算機の負荷を軽減することを目的
とするマイクロプログラムのローディング方式を提供す
ることにある。

（ｄ）　　発明の構成 本発明の構成は、ＳＶＰの共通バスにダイレクトメモリ
アクセス機構によりメモリ上にデータを転送する時、メ
モリアドレスを歩進する回路の歩進禁止モードを備え、
同一アドレスに対して順次データを書込む機能を有する
補助記憶装置を接続し、該補助記憶装置に中央処理装置
のマイクロブログラムを格納し、ＩＭＰＬを実行する情
報処理システムに於て、ＳｖＰの共通パス経由でｓｖＰ
と中央処理装置間のインタフェース内のデータバッファ
にデータが書込まれる時のアドレス情報と書込みタイミ
ングにより、中央処理装置内のｃｓに対して、該データ
バッファに書込まれたデータを書込むと同時に、該Ｃ８
のアドレスを決めるアドレスレジスタを歩進して、次の
ｃｓアドレスを設定するように、ＳＶＰと中央処理装置
間インタフェースを構成し、前記補助記憶装置から前記
データバッファにアドレス歩進禁止モードでデータ転送
を行なうことにより、該補助記憶装置内に格納されてい
る中央処理装置の前記マイクロプログラムをＳｖＰの主
記憶を経由することなく、前記ｓｖＰと中央処理装置間
インタフ８−一経由で直接諒１−に転送するようにした
ものである。

（ｅ）発明の実施例 第１図及び第２図は本発明の一実施例を示すブロック図
である。

第１図はＳｖＰと中央処理装置との接続の一例を示す図
である。ＳＶＰは共通バス１に計算機２゜主記憶３．補
助記憶装置４．インタフェース５゜ディスプレイ装置６
が接続される。インタフェース５のアドレスは主記憶３
のアドレスの一部が割当てられている。従って計算機２
はインタフェース５に対してはロード（ＬＯＡＤ）、ス
トア（ｓｒｏａＥ）。

ムーブ（ＭＯＶＥ）と言うような主記憶アクセス命令で
インタフェース５内にある制御用レジスターをアクセス
することにより制御が可能である。中央処理装置側のイ
ンタフェースにはデ真−ダ７．コマンドレジスタ８．デ
ータレジスタ９．アドレスレジスタ１０．制御回路１１
があり、ＳＶＰのインタフェース５より中央処理装置の
Ｃ８１２に対してデータを書込む場合は、コマンドレジ
スタ８に対してＣ８１２への書込み命令を、アドレスレ
ジスタ１０にはＣ８１２の曹込みアドレスを、データレ
ジスタ９には書込みデータをセットし、その後該コマン
ドレジスタ８の内容を実行させるようなスタート信号を
制御回路１１に与えることによって実行する。ＩＭＰＬ
の如きＣ８１２に対する連続書込み動作に対しても、上
記動作を複数回繰り返すことによって実行される。

第２図の回路は第１図インタフェース５の詳細図である
。ＳｖＰの共通バス１に接続されたレシーバ１３を経て
ユニットアドレスレジスター９には中央処理装置側のＣ
８を備えた各装置のアドレスが格納される。ユニットア
ドレスレジスター９に入ったアドレスはドライバ２４を
経て送出され、Ｃ８にデータの書込みをする対象装置が
選択される。セレクトアドレスレジスタ２０には該対象
装置のインタフェースにある、例えば第１図に示すコマ
ンドレジスタ８あるいはデータレジスタ９゜アドレスレ
ジスター０等を選択するアドレスが入コ リ、ドライバ２５を経て送出され、デボーダ７にコ よりデＡ−ドされてコマンドレジスタ８あるいはデータ
レジスタ９．アドレスレジスター０等が選択される。前
記レジスタへのデータは出力データレジスタ２１からド
ライバ２６を通して与えられる。共通バス１を経由して
出力データレジスタ２１コ にデータがセットされると、アドレスレジスタ１５゜タ
イミング発生器１６により、ドライバー２９を通して、
出力データレジスタ２１の内容を前記セレクトアドレス
レジスタ２ｏの内容に従って、中央処理装置側のコマン
ドレジスタ８．データレジスタ９．アドレスレジスタ１
０等へ出力データレジスタ２１の内容を取シ込むタイミ
ング信号が送出される。

中央処理装置側のＣ８を備えた各装置はユニットアドレ
スレジスタ１９によって選択される。次にセレクトアド
レスレジスタ２０．出力データレジスタ２１を用いてコ
マンドレジスタ８へＣ８１２への書込み命令をセットす
る。以下同様にセレクトアドレスレジスタ２０．出力デ
ータレジスタ２１によシ、アドレスレジタ１０にＣ８１
２の書込みアドレス、データレジスタ９にＣ８１２への
書込みデータをセットする。従来は、この直後に制御レ
ジスタ２３により、制御回路１１に対してコマンドレジ
スタ８の内容を実行させるようにしていたが、本発明に
おいては、制御回路１１において、コマンドレジスタ８
の内容がＣ８１２への書込み命令であること、及び、デ
ータレジスタ９ヘデータが書込せれたことを検出して、
Ｃ８１２へのデータの書込みを実行すると共に、書込み
終了後、アドレスレジスタ１０に対してアドレスを歩進
することを指示するようにした。

コマンドレジスタ８はＣ８１２への書込み命令が保持さ
れており、又アドレスレジスタ１０は次のＣＳアドレス
が保持されている。従って以後、データレジスタ９に新
しいデータがセットされる毎にデータレジスタ９の内容
がＣ８１２へと書込壕れると同時にアドレスレジスタ１
０は次のＣＳアドレスを示すだめ、データレジスタ９に
対して次々とＣ８１２への書込みデータをセットする。

ＳｖＰがデータをデータレジスタ９にセットするにはセ
レクトアドレスレジスタ２０にデータレジスタ９のアド
レスを保持しておいて、出力データレジスタ２１に対し
てデータをセットするのみで良いので、Ｃ８１２へのデ
ータを順次出力データレジスタ２１に対してセットする
０ 以上はＳＶＰの計算機２が介入して行なうが、前記の如
くインタフェース５はメモリ３のアドレスの一部が割当
てられているため、補助記憶装置４よりデータを出力デ
ータレジスタ２１に転送しても、同様に該データは順次
Ｃ８１２に書込まれる。従ってＳｖＰの計算機２はコマ
ンドレジスタ８及びアドレスレジスタ１０を前記の如く
初期化後、補助記憶装置４に対して該補助記憶装置４の
メモリアドレス歩進を禁止した址！、出力データレジス
タ２１にデータを転送させる。ｔ１０助記憶装置４から
読出されたデータはメモリアドレス歩進が禁止されてい
るため、同一アドレスの出力データレジスタ２１に送出
され、タイミング発生器１６の発生するストローブ信号
とセレクトアドレスレジスタ２０がデータレジスタ９を
選択していること、及びコマンドレジスタ８の内容がＣ
８１２への功込み命令でを）ることにより制御回路１１
により連続してＣ８１２に、アドレスレジスタ１０の指
示するアドレスにより順次書込まれる。

レシーバ２フ１選択回路１７，１８．　　ドライバ１４
は中央処理装置よりのデータを入力する回路であるが、
本発明では直接関係がないので説明は省略する○ （ｆ）発明の詳細 な説明した如く本発明はＣ８にマイクロプログラムをロ
ードする場合、ＳｖＰの主記憶を経由せず１負接ＳＶＰ
と中央処理装置間インタフェースを経由してＣ８に書込
むことが可能でるり、ＳＶＰの計算機及び主記憶の負荷
が減少し、ＩＭＰＬの時１１ｊ短縮も計れるため、その
効果は犬ガるものがある。

【図面の簡単な説明】

第１図はＳＶＰと中央処理装置との接続の一例を示す図
、７Ａ２図は第１図インタフェース５の詳細図である。 １は共通パス、２は計算機、３は主記憶、４は補助記憶
装置、５はインタフェース、７はデ屏−ダ、８はコマン
ドレジスタ、９はデータレジスタ。 １０はアドレスレジスタ、１１は制御回路、１２はコン
トロールストレイジ、　　１３．２７はレシーノく。 １４、２４．２５．２　Ｇ、　２８．２９はドライバ、
　１９はユニットアドレスレジスタ、２０はセレクトア
ドレスレジスタ、２１は出力データレジスタ、２２は入
力データレジスタ、２３は制御レジスタである。

Claims (1)

【特許請求の範囲】
1. サービスプロセッサを備えた情報処理装置であって、計
   算機、メモリ、各種インタフェース回路等は共通バス方
   式により接続され、インタフェース回路のアドレスはメ
   モリアドレスの一部が割当てられており、メモリと同等
   のアクセス方式でアクセスが可能な如く構成されたサー
   ビスプロセッサの共通バスに、ダイレクトメモリアクセ
   ス機構により、メモリ上へデータを転送する時、メモリ
   アドレスを歩進する回路の歩進禁止モードを備え、同一
   アドレスに対して順次データを書込む機能を有する補助
   記憶装置を接続し、該補助記憶装置に中央処理装置のマ
   イクロプログラムを格納し、中央処理装置へのイニシア
   ルマイクロプログラムロードをサービスプロセッサより
   実行する情報処理システムに於て、サービスプロセッサ
   の共通バス経由でサービスプロセッサと中央処理装置間
   のインタフェース内のデータバッファにデータが書込ま
   れる時のアドレス情報と書込みタイミング信号により、
   中央処理装置内のコントロールストレイジに対して、該
   データバッファに書込まれたデータを書込むと同時に、
   該コントロールストレイジのアドレスを決めるアドレス
   レジスタを歩進して、次のコントロールストレイジアド
   レスを設定するように、サービスプロセッサと中央処理
   装置間インタフェースを構成し、前記補助記憶装置ｑが
   ら前記データバッファにアドレス歩進禁止モードでデー
   タ転送を行なうことにより、該補助記憶装置内に格納さ
   れている中央処理装置の前記マイクロプログラムをサー
   ビスプロセッサの主記憶を経由することなく、前記サー
   ビスプロセッサと中央処理装置間インタフェース経由で
   直接前記コントロールストレイジに転送することを特徴
   とするマイクロプログラムのローディング方式。