JPS6014328A - 乗算回路 - Google Patents
乗算回路Info
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- JPS6014328A JPS6014328A JP12105083A JP12105083A JPS6014328A JP S6014328 A JPS6014328 A JP S6014328A JP 12105083 A JP12105083 A JP 12105083A JP 12105083 A JP12105083 A JP 12105083A JP S6014328 A JPS6014328 A JP S6014328A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデジタル信号処理に用いられる乗算回路に関す
る。
る。
デジタルオーディオ機器（ＤＡ機器）のデジタル信号処
理システムには、データとして入力されたデジタル信号
をこれの数倍の信号に変換する乗算回路が備えられてい
る。そしてこの乗算回路は、扱うデータが敵方ヘルツの
高い周波数でサンプリングされた信号であるためこのデ
ータを高速で処理することが要求される。そのため従来
では精度を犠牲にして演算速度を上けており、次のよう
万乗算回路が用いられていた。
理システムには、データとして入力されたデジタル信号
をこれの数倍の信号に変換する乗算回路が備えられてい
る。そしてこの乗算回路は、扱うデータが敵方ヘルツの
高い周波数でサンプリングされた信号であるためこのデ
ータを高速で処理することが要求される。そのため従来
では精度を犠牲にして演算速度を上けており、次のよう
万乗算回路が用いられていた。
〈従来の乗算回路〉
入力された被乗数データＸをａ倍に変換したいとする。
このように被乗数データＸに係数ａを乗算するような場
合、従来は係数ａを２の乗数倍２ａに置換して、 ａｓＸ−→２“・Ｘ として算出していた。ここで２ａ・Ｘの乗算は、被乗数
データＸをαビットだけ最上位ピッ）（ＭＳＢ）側λ にシフトすればよい。つ澹シこの乗算回路は、入力され
た係数ａの信号から指数αに対応するシフト位置制御信
号を生成するデコーダと、入力端に被乗数データＸが印
加されこの被乗数データＸを）デコーダからのシフト位
置制御信号に基いてαビットだけＭＳＢ側にシフトした
ところで出力するシ）フトレジスタにより構成される。
合、従来は係数ａを２の乗数倍２ａに置換して、 ａｓＸ−→２“・Ｘ として算出していた。ここで２ａ・Ｘの乗算は、被乗数
データＸをαビットだけ最上位ピッ）（ＭＳＢ）側λ にシフトすればよい。つ澹シこの乗算回路は、入力され
た係数ａの信号から指数αに対応するシフト位置制御信
号を生成するデコーダと、入力端に被乗数データＸが印
加されこの被乗数データＸを）デコーダからのシフト位
置制御信号に基いてαビットだけＭＳＢ側にシフトした
ところで出力するシ）フトレジスタにより構成される。
この乗算回路において指数αは次のように決められる。
係数ａがｎビットの信号とすると、
ａ””ａｎ−ｒ・２ｎ’−１−ａｎ−ｚ・２ｎ”−１−
・−・＋ａ＋＋＋２’−４−ａ０ｅ２゜として表わすこ
とができる。ガお上式の各項の係数部ａｎ−１＋ ”ｎ
２＋ ”””’＋ ａＩｎ ａＯはそれぞれ１まだは
Ｏである。そこで係数ａに最も近い２の乗数倍として、
係数部の中で最も高位にある１の項係数ａｎ−ｂ・２１
！ −ｂ （つま１）２１１−ｂ）を取シ上げ、（ｎ−
ｂ）をαとする。例えば係数ａが５なら２２で近似しα
は２と々る。従ってデコーダは、係数ａの信号より最も
ＭＳＢ側にある１の信号を取９出し、最下位ビット（Ｌ
ＳＢ）までのビット数αを示すシフト位置制御信号を出
力する。そしてシフトレジスタはこのシフト位置制御信
号によ多出力位置を制御し、被乗数データＸをαビット
シフトしたところで出力する。
・−・＋ａ＋＋＋２’−４−ａ０ｅ２゜として表わすこ
とができる。ガお上式の各項の係数部ａｎ−１＋ ”ｎ
２＋ ”””’＋ ａＩｎ ａＯはそれぞれ１まだは
Ｏである。そこで係数ａに最も近い２の乗数倍として、
係数部の中で最も高位にある１の項係数ａｎ−ｂ・２１
！ −ｂ （つま１）２１１−ｂ）を取シ上げ、（ｎ−
ｂ）をαとする。例えば係数ａが５なら２２で近似しα
は２と々る。従ってデコーダは、係数ａの信号より最も
ＭＳＢ側にある１の信号を取９出し、最下位ビット（Ｌ
ＳＢ）までのビット数αを示すシフト位置制御信号を出
力する。そしてシフトレジスタはこのシフト位置制御信
号によ多出力位置を制御し、被乗数データＸをαビット
シフトしたところで出力する。
上記のように従来の乗算回路は、被乗数データＸを数ビ
ツトシフトするだけで済むため高速で演算処理を行うこ
とができる。しかしその反面、演算の精度は劣っており
、実質的には被乗数データＸを２ａ倍にしか変換できな
い。換言すれば実質的係数が大幅に限定されることに々
る。例えば係数ａが２から１００までの９９個の情報を
取り得るとすると、この係数ａに対し実際の演算に使用
される実質的係数は２．４．８．１．６．３２．６４の
６個の情報に限定される。このように大幅に丸めだ係数
で乗算するのではあまりに粗雑であり、必ずしも正確な
積値を必要としないＤＡ機器にとっても、このようにし
て得られる演算結果は決して満足できるものではなかっ
た。
ツトシフトするだけで済むため高速で演算処理を行うこ
とができる。しかしその反面、演算の精度は劣っており
、実質的には被乗数データＸを２ａ倍にしか変換できな
い。換言すれば実質的係数が大幅に限定されることに々
る。例えば係数ａが２から１００までの９９個の情報を
取り得るとすると、この係数ａに対し実際の演算に使用
される実質的係数は２．４．８．１．６．３２．６４の
６個の情報に限定される。このように大幅に丸めだ係数
で乗算するのではあまりに粗雑であり、必ずしも正確な
積値を必要としないＤＡ機器にとっても、このようにし
て得られる演算結果は決して満足できるものではなかっ
た。
ここで上記の問題点に関して、一般の卓上電算機等に使
われる乗算回路を用いれば正確な演算が可能なことは周
知のことである。例えば次のよう彦手法を用いるととに
よって被乗数データＸと係数８との乗算は正確な乗算値
を得る。
われる乗算回路を用いれば正確な演算が可能なことは周
知のことである。例えば次のよう彦手法を用いるととに
よって被乗数データＸと係数８との乗算は正確な乗算値
を得る。
〈手法１〉
最も基本的な手法であり、直接的に演算するものでちる
。係数ａのＭＳＢからＬＳＢまでの各ビットを順次判別
して、ＭＳＢ側で最初に１を示すビットのところでレジ
スタＲに被乗数データＸを格納して、その次のビットが
１ならばレジスタ凡の内容を１ビットＭＳＢ側にシフト
しこれに被乗数データＸを加算して、その値を改めてレ
ジスタＲに格納尺 し、一方決のビットがＯならばレジメへの内容を１ピツ
）ＭＳＢ側にシフトして、その値を改めてレジスタＲに
格納する。そしてこれらの動作を係数ａのＬＳＢ−ｉで
繰り返し行なう。
。係数ａのＭＳＢからＬＳＢまでの各ビットを順次判別
して、ＭＳＢ側で最初に１を示すビットのところでレジ
スタＲに被乗数データＸを格納して、その次のビットが
１ならばレジスタ凡の内容を１ビットＭＳＢ側にシフト
しこれに被乗数データＸを加算して、その値を改めてレ
ジスタＲに格納尺 し、一方決のビットがＯならばレジメへの内容を１ピツ
）ＭＳＢ側にシフトして、その値を改めてレジスタＲに
格納する。そしてこれらの動作を係数ａのＬＳＢ−ｉで
繰り返し行なう。
〈手法２〉
この手法は、
ａ−Ｘ ＝ （（Ｘ＋ａ ）２−（Ｘ−ａ ）”）／４
であることに注目し、上式の右辺の演算を行なうもので
ある。そこであらかじめ読出し専用メモリ（ＲＯＭ）に
所定分の２乗値を記憶させてお＠、（Ｘ＋ａ）及び（Ｘ
−ａ）の加・減算回路で得られる各情報に対応してそれ
ぞれ（Ｘ＋ａ）’及び（Ｘ−ａ）２の値をＲＯＭより出
力し、さらに減算回路で（Ｘ＋ａ）” −（Ｘ−ａ）２
の信号を生成し、この信号をシフトレジスタでＬＳＢ側
に２ビツトシフトする。なお、この手法ではＲＯＭを２
個用いる場合と、１個のＲＯＭを時分割で使用する場合
がある。
であることに注目し、上式の右辺の演算を行なうもので
ある。そこであらかじめ読出し専用メモリ（ＲＯＭ）に
所定分の２乗値を記憶させてお＠、（Ｘ＋ａ）及び（Ｘ
−ａ）の加・減算回路で得られる各情報に対応してそれ
ぞれ（Ｘ＋ａ）’及び（Ｘ−ａ）２の値をＲＯＭより出
力し、さらに減算回路で（Ｘ＋ａ）” −（Ｘ−ａ）２
の信号を生成し、この信号をシフトレジスタでＬＳＢ側
に２ビツトシフトする。なお、この手法ではＲＯＭを２
個用いる場合と、１個のＲＯＭを時分割で使用する場合
がある。
これらの手法を用いた乗算回路によれば正確な乗算値が
得られる。しかし演算速度の観点からみると、〈手法１
〉は加算回路を多く（係数ａに対応する有効ビット数回
）使用するため演算速度が遅くなる。またぐ手法２〉に
おいても、１回目の加・減算と２回目の減算の時間的に
２ステツプの演算になシ、シかも２回目の減算では２乗
値に置換した過大な情報を取扱うため遅延が生じる。さ
らに〈手法２〉ではＲＯＭの容量というハードウェアの
面でも制約を受けることになる。従ってこれらの手法は
演算速度やハードウェアの規模に難点があり、特に上記
のようなデータ処理上の遅延はＤＡ機器にとって致命的
な欠点と々る。そのため従来ＯＤＡ機器では、演算精度
の面で不満を残し寿からも前述の〈従来の乗算回路〉が
用いられていた。
得られる。しかし演算速度の観点からみると、〈手法１
〉は加算回路を多く（係数ａに対応する有効ビット数回
）使用するため演算速度が遅くなる。またぐ手法２〉に
おいても、１回目の加・減算と２回目の減算の時間的に
２ステツプの演算になシ、シかも２回目の減算では２乗
値に置換した過大な情報を取扱うため遅延が生じる。さ
らに〈手法２〉ではＲＯＭの容量というハードウェアの
面でも制約を受けることになる。従ってこれらの手法は
演算速度やハードウェアの規模に難点があり、特に上記
のようなデータ処理上の遅延はＤＡ機器にとって致命的
な欠点と々る。そのため従来ＯＤＡ機器では、演算精度
の面で不満を残し寿からも前述の〈従来の乗算回路〉が
用いられていた。
本発明は、高速のデータ処理に適応できるデジタル信号
処理［す］路において、高精度の近似解を得るようにし
た乗算回路を提供することを目的とするものである。
処理［す］路において、高精度の近似解を得るようにし
た乗算回路を提供することを目的とするものである。
本発明に係る乗算回路は、特許請求の範囲記載のり至乃
ｆ）を具備した構成になっており、破乗数データと係数
の乗算を以下のようにして成し得る。被乗数データが第
１のシフトレジスタ及び第２のシフトレジスタに入力さ
れ、一方では係数がこの係数に対応した第１の制御情報
と第２制御情報と符号情報を記憶したＲＯＭを有するデ
コーダに入力される。そしてデコーダは係数に対応して
、第１の制御情報を第１のシフトレジスタに、第２の制
御情報を第２のシフトレジスタにそれぞれ出力する。そ
こで第１のシフトレジスタでは第１の制御情報に基いて
被乗数データを数ビツトシフトした第１出力信号を生成
し、同様に第２のシフトレジスタでは第２の制御情報に
基いて第２出方信号を生成する。そして第１出方信号は
加算手段に入力され、−力筒２出力信号は、デコーダか
らの符号情報に基いた選択手段を介して、そのまま加算
手段に入力されるかまたは２の補数生成手段を経由して
補数信号に変換されて加算手段に入力される。ここに加
算手段は第１出力信号と第２出カ信号まだは補数信号を
加算する。よって本発明は以上の回路構成により目的の
乗算を達成するものである。
ｆ）を具備した構成になっており、破乗数データと係数
の乗算を以下のようにして成し得る。被乗数データが第
１のシフトレジスタ及び第２のシフトレジスタに入力さ
れ、一方では係数がこの係数に対応した第１の制御情報
と第２制御情報と符号情報を記憶したＲＯＭを有するデ
コーダに入力される。そしてデコーダは係数に対応して
、第１の制御情報を第１のシフトレジスタに、第２の制
御情報を第２のシフトレジスタにそれぞれ出力する。そ
こで第１のシフトレジスタでは第１の制御情報に基いて
被乗数データを数ビツトシフトした第１出力信号を生成
し、同様に第２のシフトレジスタでは第２の制御情報に
基いて第２出方信号を生成する。そして第１出方信号は
加算手段に入力され、−力筒２出力信号は、デコーダか
らの符号情報に基いた選択手段を介して、そのまま加算
手段に入力されるかまたは２の補数生成手段を経由して
補数信号に変換されて加算手段に入力される。ここに加
算手段は第１出力信号と第２出カ信号まだは補数信号を
加算する。よって本発明は以上の回路構成により目的の
乗算を達成するものである。
以下、本発明に系る乗算回路の実施例を説明する。
まず本実施例に用いる演算の手法について簡単に説明し
ておく。乗算する２つのデジタル信号を被乗数データＸ
と係数ａとすると、この手法は一方の係数ａを２個の２
の乗数倍２″、２’の加算値または減算値（２（１±２
β）で近似し、ａ ａＸ−→２ａｅＸ ±２β−Ｘ として、乗算ａ−Ｘを２“・Ｘと２β−Ｘの組合せによ
る加減算で近似的に算出するものである。とこで２“・
Ｘ及び２β・Ｘの乗算はそれぞれ被乗数データＸをαビ
ット、βビットＭＳＢ側にシフトすればよい。
ておく。乗算する２つのデジタル信号を被乗数データＸ
と係数ａとすると、この手法は一方の係数ａを２個の２
の乗数倍２″、２’の加算値または減算値（２（１±２
β）で近似し、ａ ａＸ−→２ａｅＸ ±２β−Ｘ として、乗算ａ−Ｘを２“・Ｘと２β−Ｘの組合せによ
る加減算で近似的に算出するものである。とこで２“・
Ｘ及び２β・Ｘの乗算はそれぞれ被乗数データＸをαビ
ット、βビットＭＳＢ側にシフトすればよい。
また指数α、β及び符号＋乙の情報は係数ａによって決
まるものであるため、あらかじめ入力が予想される分の
係数ａに対して各情報をＲＯＭに記憶させておく。
まるものであるため、あらかじめ入力が予想される分の
係数ａに対して各情報をＲＯＭに記憶させておく。
次に上記の手法を用いた乗算回路について図を参照して
説明する。被乗数データＸが、入力端（１１）よシ第１
のシフトレジスタ（１３１に入力され、同期して入力端
−よシ第２のシフトレジスタ（Ｉ７）にも入力される。
説明する。被乗数データＸが、入力端（１１）よシ第１
のシフトレジスタ（１３１に入力され、同期して入力端
−よシ第２のシフトレジスタ（Ｉ７）にも入力される。
まだ一方では、被乗数データＸに乗算すべき係数ａが入
力端ａｓｚ、ｂデコーダＱυに入力され、このデコーダ
（２１）は係数８に対応して、第１の制御情報を第１の
シフトレジスタθ国に、第２の制御情報を第２のシフト
レジスタ（１７）に、さらに符号情郭を選択手段ａ３に
それぞれ出力する。なお、これらの情報はあらかじめデ
コーダ０１）に含まれるＲＯＭに記憶されており、具体
的には係数ａに次のように対応している。係数ａを（２
”±２β）で近似する前述の手法に基いて、第１の制御
情報が指数αを示し、第２の制御情報が指数βを示し、
さらに符号情報が符号２を示すようにする。そこで係数
ａ（１より大きい自然数とする）が２’ ＜ ａ ＜２
”’の範囲にあるように指数γをとれば、２０指数δ（
δくγ：またはδ′（δ′〈γ）を組合せて、係数ａを
次式％式％ のように近似する。よって指数αをγにとれば、指数β
がδで符号が十になり、指数αを（γ＋１）にとれば、
指数βがδ′で符号が−にガる。ここで係数ａとＲＯＭ
に記憶させた各情報との対応関係の−例を下記の第１表
に示しておく。
力端ａｓｚ、ｂデコーダＱυに入力され、このデコーダ
（２１）は係数８に対応して、第１の制御情報を第１の
シフトレジスタθ国に、第２の制御情報を第２のシフト
レジスタ（１７）に、さらに符号情郭を選択手段ａ３に
それぞれ出力する。なお、これらの情報はあらかじめデ
コーダ０１）に含まれるＲＯＭに記憶されており、具体
的には係数ａに次のように対応している。係数ａを（２
”±２β）で近似する前述の手法に基いて、第１の制御
情報が指数αを示し、第２の制御情報が指数βを示し、
さらに符号情報が符号２を示すようにする。そこで係数
ａ（１より大きい自然数とする）が２’ ＜ ａ ＜２
”’の範囲にあるように指数γをとれば、２０指数δ（
δくγ：またはδ′（δ′〈γ）を組合せて、係数ａを
次式％式％ のように近似する。よって指数αをγにとれば、指数β
がδで符号が十になり、指数αを（γ＋１）にとれば、
指数βがδ′で符号が−にガる。ここで係数ａとＲＯＭ
に記憶させた各情報との対応関係の−例を下記の第１表
に示しておく。
第 １ 表
そして第１のシフトレジスタα清は、上記のようにＲＯ
Ｍに記憶された第１制御情報に基いて、被乗数データＸ
をαビットＭＳＢ側にシフトした段階で（） 第１出力信号い２“・Ｘを示ちとして加算手段（ホ）に
出力する。同様に第２のシフトレジスタ面は、第２の制
御情報に基いて被乗数データＸをβピッ）ＭＳＢ側にシ
フトした段階で第２出力信号（２β・Ｘを示す）として
選択手段＠及び２の補数生成手段（２７）に出力する。
Ｍに記憶された第１制御情報に基いて、被乗数データＸ
をαビットＭＳＢ側にシフトした段階で（） 第１出力信号い２“・Ｘを示ちとして加算手段（ホ）に
出力する。同様に第２のシフトレジスタ面は、第２の制
御情報に基いて被乗数データＸをβピッ）ＭＳＢ側にシ
フトした段階で第２出力信号（２β・Ｘを示す）として
選択手段＠及び２の補数生成手段（２７）に出力する。
そして２の補数生成手段０７）は第２出力信号の２の補
数である補数信号（−２β・Ｘを示す）を生成しこれを
選択手段の）に出力する。そとで選択手段（ハ）は入力
される第２出力信号と補数信号のうち一方をデコーダ（
２１）からの符号情報に基いて選択し加算手段（ハ）に
出力する。ここに加算手段Ｃツは第１出力信号と、第２
出力信号まだは補数信号を加算し、その値（２“・Ｘ±
２β・Ｘ）を出力端−に出力する。
数である補数信号（−２β・Ｘを示す）を生成しこれを
選択手段の）に出力する。そとで選択手段（ハ）は入力
される第２出力信号と補数信号のうち一方をデコーダ（
２１）からの符号情報に基いて選択し加算手段（ハ）に
出力する。ここに加算手段Ｃツは第１出力信号と、第２
出力信号まだは補数信号を加算し、その値（２“・Ｘ±
２β・Ｘ）を出力端−に出力する。
以上により乗算ａａＸの近似解を得るだめの一連の演算
を完了する。
を完了する。
ここで本実施例の演算精度について説明する。
第２表は被乗数データＸを１として、これに２から１０
０までの係数ａを乗算した場合の演算結果（一部省略）
を示している。ただし表中、ａは係数と共に乗算の真値
を示し、α、β及び＋乙は第１表と同様にＲＯＭに記憶
された各情報を示し、ＥＸＰは演算を数式で表わしたも
ので、ＡＶは演算で得られる近似値で、ＥＣ）は近似値
の真値に対する誤差の百分率である。
０までの係数ａを乗算した場合の演算結果（一部省略）
を示している。ただし表中、ａは係数と共に乗算の真値
を示し、α、β及び＋乙は第１表と同様にＲＯＭに記憶
された各情報を示し、ＥＸＰは演算を数式で表わしたも
ので、ＡＶは演算で得られる近似値で、ＥＣ）は近似値
の真値に対する誤差の百分率である。
第 ２ 表
本実施例によれば、第２表に示すように近似値ＡＶは真
値と同値あるいは真値に非常に近い値でちる。
値と同値あるいは真値に非常に近い値でちる。
このことは、係数ａを２項（２シ２β）に分割したこと
と共に、２の補数生成手段（５）及び選択手段（至）を
用いて乗算ａＳＸを減算（２“・Ｘ−２β・Ｘ）でも近
似可能にしたことによる効果が大きい。ここで本実施例
と上記の乗算（被乗数データＸを１とし係数ａを２から
１００４で取る）を前述の〈従来の乗算回路〉で行った
場合の精度を比較すると、得られる近似値が真値と同値
になる確率が〈従来の乗算回路〉では６／／９９である
のに対し、本実施例では３７／９９である。また係数８
が１００の場合の誤差を比較すると、〈従来の乗算回路
〉では３６’Ａの誤差を生じるのに対し、本実施例では
４％で４）る。このように本実施例は演Ｘ精度を著しく
向上させるものである。
と共に、２の補数生成手段（５）及び選択手段（至）を
用いて乗算ａＳＸを減算（２“・Ｘ−２β・Ｘ）でも近
似可能にしたことによる効果が大きい。ここで本実施例
と上記の乗算（被乗数データＸを１とし係数ａを２から
１００４で取る）を前述の〈従来の乗算回路〉で行った
場合の精度を比較すると、得られる近似値が真値と同値
になる確率が〈従来の乗算回路〉では６／／９９である
のに対し、本実施例では３７／９９である。また係数８
が１００の場合の誤差を比較すると、〈従来の乗算回路
〉では３６’Ａの誤差を生じるのに対し、本実施例では
４％で４）る。このように本実施例は演Ｘ精度を著しく
向上させるものである。
また演算速度の点では、本実施例は加・減算が１回で済
むため時間的に１ステツプの演算であり、データ処理上
特に支障を来すものでない。このことは前述のく手法１
〉と比べればはるかに優れており、〈手法２〉と比べて
も本実施例はこれの２倍以上の演算速度である。
むため時間的に１ステツプの演算であり、データ処理上
特に支障を来すものでない。このことは前述のく手法１
〉と比べればはるかに優れており、〈手法２〉と比べて
も本実施例はこれの２倍以上の演算速度である。
なお、本実施例ではデコーダＣ１）内にＲＯＭを有して
おシ、このＲＯＭの容量についてく手法２〉に用いるＲ
ＯＭの容量と比較してみる。ここで被乗数データＸがｍ
ビットの信号で入力され、係数ａがｎ（ｍ＜ｎ）ビット
の信月（計算上係数ａが０゛まだ１の場合も含む）で入
力されるものとする。〈手法２〉では、加算（Ｘ＋ａ）
あるいは減算（Ｘ−ａ）により、桁上げを考慮して最大
（ｎ＋ｘ ）ビットの信号を２乗するため、ＲＯＭは１
個の情報に対して２・（ｎ＋１ ）ビット必要とする。
おシ、このＲＯＭの容量についてく手法２〉に用いるＲ
ＯＭの容量と比較してみる。ここで被乗数データＸがｍ
ビットの信号で入力され、係数ａがｎ（ｍ＜ｎ）ビット
の信月（計算上係数ａが０゛まだ１の場合も含む）で入
力されるものとする。〈手法２〉では、加算（Ｘ＋ａ）
あるいは減算（Ｘ−ａ）により、桁上げを考慮して最大
（ｎ＋ｘ ）ビットの信号を２乗するため、ＲＯＭは１
個の情報に対して２・（ｎ＋１ ）ビット必要とする。
そして２ｎ＋１個の情報と対応させるため、Ｒ，ＯＭ容
童は２争（ｎ＋１ ）・２ｎ千１ビツト必要になる。こ
れに対して本実施例では、ａ＜２”よりσあるいはβは
最大でもｎであり、これらを示す第１の制御情報及び第
２の制御情報はそれぞれｎビットあれば十分である。よ
って合計２ｎビツトと符号情報分の１ビツトを加えて（
２ｎ＋１）ビットが１個の係数ａに対応して必要であ、
す、入力し得る係数ａは２０個あるため、ＲＯＭ答１１
ｄ（２ｎ＋１）・２”ビット必要である。従って〈手法
２〉に比べてＲＯＭ容量は約半分で済む。
童は２争（ｎ＋１ ）・２ｎ千１ビツト必要になる。こ
れに対して本実施例では、ａ＜２”よりσあるいはβは
最大でもｎであり、これらを示す第１の制御情報及び第
２の制御情報はそれぞれｎビットあれば十分である。よ
って合計２ｎビツトと符号情報分の１ビツトを加えて（
２ｎ＋１）ビットが１個の係数ａに対応して必要であ、
す、入力し得る係数ａは２０個あるため、ＲＯＭ答１１
ｄ（２ｎ＋１）・２”ビット必要である。従って〈手法
２〉に比べてＲＯＭ容量は約半分で済む。
以上のように本実施例は図に示した乗算回路に基くもの
であるが、２の補数生成手段ａ′Ｄ、選択手段（ハ）及
び加算手段（ハ）を含む加減算回路を用いても構わない
。
であるが、２の補数生成手段ａ′Ｄ、選択手段（ハ）及
び加算手段（ハ）を含む加減算回路を用いても構わない
。
本発明の乗算回路は以上説明したように、高速のデータ
処理に適応でき、しかも高精度の近似解を得ることがで
きる。
処理に適応でき、しかも高精度の近似解を得ることがで
きる。
図は本発明に係る乗算回路の実施例を示す回路図である
。 １３・・・第１のシフトレジスタ。 １７・・・第２のシフトレジスタ、 ２１・・・デコーダ、 ２３・・・選択手段、 ２５・・・加算手段、 ２７・・・２の補数生成手段。 代理人 弁理士 則 近 憲 佑 （ほか１名） ２’、Ｘ±２色Ｘ
。 １３・・・第１のシフトレジスタ。 １７・・・第２のシフトレジスタ、 ２１・・・デコーダ、 ２３・・・選択手段、 ２５・・・加算手段、 ２７・・・２の補数生成手段。 代理人 弁理士 則 近 憲 佑 （ほか１名） ２’、Ｘ±２色Ｘ
Claims (1)
- 【特許請求の範囲】 ａ）入力される係数に対応して、あらかじめＲＯＭに記
憶された第１の制御情報と第２の制御情報と符号情報を
出力するデコーダと、 ｂ）入力端にデジタル信号の被乗数データが印加され、
この被乗数データを前記デコーダからの第１の制御情報
に基いてシフトし第１出力信号を生成する第１のシフト
レジスタと、 Ｃ）入力端に前記被乗数データが印加され、この被乗数
データを前記デコーダからの第２の制御情報に基いてシ
フトし第２出力信号を生成する第２のシフトレジスタと
、 ｄ）入力端に前記第２出力信号が印加され、この第２出
力信号の２の補数である補数信号を生成する２の補数生
成手段、 ｅ）入力端に印加される前記第２出力佃号またはつ１ 前記補数信号を前記デコーダンらの符号情報によシ選択
する選択手段と、 ｆ）前記第１のシフトレジスタから供給される前記第１
出力信号と、前記選択手段により選択された前記第２出
力信号または前記補数信号を加算する加算手段 とを具備したことを特徴とする乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12105083A JPS6014328A (ja) | 1983-07-05 | 1983-07-05 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12105083A JPS6014328A (ja) | 1983-07-05 | 1983-07-05 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6014328A true JPS6014328A (ja) | 1985-01-24 |
Family
ID=14801587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12105083A Pending JPS6014328A (ja) | 1983-07-05 | 1983-07-05 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014328A (ja) |
-
1983
- 1983-07-05 JP JP12105083A patent/JPS6014328A/ja active Pending
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