JPS6014334A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明はマイクロゾログラム制御のデータ処理装置に関
し、特に制御記憶から読み出されたマイクロ命令の一部
をアドレスとして制御情報が格納されているメモリから
データを読み出し、その読み出したデータにより演算回
路の制御を行なう方式のデータ処理装置に関する。

従来技術 従来、この種のデータ処理装置のマイクロプログラムに
よる制御は第１図のような構成により行われる。第１図
において制御記憶１にはこのデータ処理装置を制御する
だめのマイクロプログラムが格納されている。マイクロ
命令の読み出しアドレスはマイクロアドレス制御回路２
により作成され、制御記憶１から読み出されたマイクロ
命令はマイクロ命令レジスタ３に格納される。マイクロ
命令は複数のフィールドに分割されておシ、各々のフィ
ールドはメモリデコーダ４，５．・・・６のアドレスを
指定している。メモリデコーダ４，５゜・・・６はそれ
ぞれ演算回路７，８．・・９を制御するための情報が格
納されている読み出し専用メモリである。

一般に前記メモリデコーダ４，５．・・・６を構成する
際においては、必ずしも使用するメモリ素子の全ワード
を使用するとは限らず、メモリ素子の中に未使用のワー
ドができることがある。次に。

第２図を参照してこれを説明する。

第２図は前記メモリデコーダ４，５．・・・６のうちの
任意の１つをとり出して、との構成を簡略化してあられ
したものである。図から明らかなようにこのメモリデコ
ーダは２５６ワードのメモリ素子を使用しており、Ａ　
ｏＨＡ　１　ｒ・・・Ａ７はそのアドレス入力をあられ
す。ここで第１図のマイクロ命令レジスタ３に格納され
るマイクロ命令においてとのメモリデコーダに割り当て
られだビ゛ット数が７ビツトであるとすると、第２図の
」：うにこれらのピッ）ａＯ，ａｌ・・・ａ６は各々入
力Ａｌ　。

Ａ　２　＋　”’　Ａ　７に入力され、入力Ａ。は「０
」に固定されることになる。したがってこのメモリデコ
ーダにおいては物理的には２５６ワードあるにもかかわ
らず、ワードＯ〜ワード１２７の言」１２８ワードしか
使用されず、ワード１２８〜ワード２５５の計１２８ワ
ードは未使用となるため、無駄が多いという欠点がある
。

又、一般にマイクロプログラム制御のデータ処理装置に
おいては、演算回路に」：り演算を行い。

その結果によりそれぞれ異なる動作を行わなければなら
ない場合が非常に多く、その場合にはマイクロプログラ
ムの分岐を行うことが必要である。

第１図を参照すると、従来、マイクロプログラムの分岐
を行う場合、演算回路７，８．・・・９により演算を行
い、その結果得られたマイクロプログラム分岐信号は、
それぞれ信号線１０１．．１０２゜・・・１０３により
マイクロアドレス制御回路２に送られる。マイクロアド
レス制御回路２では、マイクロプログラム分岐信号から
分岐を行うかどうかの判断を行い、制御記憶１から分岐
先のマイクロ命令を読み出し、以後の動作が続けられる
。このように、マイクロプログラムの分岐は２分岐直前
の演算を実行してはじめて次に実行′すべきマイクロ命
令のアドレスが決定し、それから制御記憶を読み出すた
め、実行時間が遅くなるという欠点がある。

発明の目的 本発明の目的は上述の欠点を除去し、少ないハードウェ
アの追加によりマイクロプログラムの分岐を高速に行い
、性能の向上したデータ処理装置を提供することにある
。

発明の構成 本発明によれば、マイクロ命令を格納する第１のメモリ
と、この第１のメモリの出力を格納するマイクロ命令レ
ジスタと、データ処理を行うだめの演算回路と、この演
算回路の内部状態に対応してマイクロプログラム分岐信
号を作成する手段と。

前記マイクロプログラム分岐信号がセットされるサブア
ドレスレジスタと、このサブアドレスレジスタの出力と
前記マイクロ命令レジスタの出力の一部と組合わせた信
号をアドレスとして入力する第２のメモリと、この第２
のメモリの出力により（５） 前記演算回路を制御する手段とを有するデータ処理装置
が得られる。

この発明の実施例 次に本発明の実施例について図面を参照して説明する。

第３図は本発明によるデータ処理装置の一実施例の構成
を示したブロック図である。

第３図において制御記憶１はマイクロプログラムが格納
されるメモリで、マイクロアドレス制御回路２により作
成されたアドレスのマイクロ命令が順次読み出され、マ
イクロ命令レジスタ３に格納される。

主記憶装置１０にはソフトウェア命令お」：びオ波ラン
ドが格納されており、キャッシュメモリ１１を通して読
出し、書込みが行われる。演算レジスタ１２は演算のオ
ペランドおよび演算結果を保持するレジスタである。

演算回路７は、第１オペランドレジスタ１３゜第２オペ
ランドレジスタ１４　ｒ　演Ｎ論理ユニット（以下、　
ＡＬＵと略称す）１５．および演算結果しく６） シフタ１６から構成されている。第１オ被ランドレジス
タ１３および第２オＲランドレジスタ１４はそれぞれ演
算レジスタ１２およびキャッシュメモリ１１から送られ
てくるデータを格納し、　Ａ、ＬＵ１５で演算を行うだ
めのレジスタである。ＡＬＵｉ５では２進加減算、論理
演算等を行うととが可能で。

演算のモードは演算モードレジスタ１７により与えられ
る。演算結果レジスタ１６はＡＬＵ　１５により演算さ
れた結果を格納し、演算レジスタ１２まだはキャッシュ
メモリ１１へ書き込むだめのレジスタである。ザブアド
レスレジスタ１８ハＡＬＵ１５の出力の符号ピッｌ−（
本実施例のマイクロプログラム分岐信号）をセットする
だめのフリッゾフロ７ゾ回路である。

メモリデコーダ４は２５６ワードの読出し専用メモリで
、そのアドレス入力の最上位ビットにはサブアドレスレ
ジスタ１７の出力（信号線１０８）が入力され、下位７
ビツ！・にはマイクロ命令レジスタ３の出力の一部（信
号線１０９）が入力されている。メモリデコーダ４の出
力は上述した回路（７） の制御に用いられる。す々わぢ信号線１０４および信号
１１１０５はそれぞれ第１オ被ランドレジスク１３およ
び第２オ被ランドレジスタ１４にデータをセットするだ
めの信号でちゃ、信号線１０６は演算モードレジスタ１
７にセットされ、ＡＬＵ１５の演算を指定するデータで
あり、信号線１０７は演算結果レジスタ１６にデータを
セットするだめの信号である。ザブアドレスレジスタ１
８の出力（信号線１０８）は前述のメモリデコーダ４以
外にマイクロアドレス制御回路２にも送られ２次に読み
出すべきマイクロ命令が格納されている制御記憶１のア
ドレスを作成するのに使用される。

１ｇ下、第３図の実施例において次の命令を実行する場
合の動作について説明する。

この命令は次の様な順序で実行できる。まず命令の実行
開始時点で、マイクロ命令レジスタ３に（８） はこの命令を実行するだめの最初のマイクロ命令が読み
出される。さらに読み出されたマイクロ命令によりメモ
リデコーダ４の特定のアドレスが読み出される。この読
み出された制御信号により第１オペランドレジスタ１３
には演算レジスタ１２の内容、第２オ被ランドレジスタ
１４にはメモリオ被ランドがそれぞれセットされ、さら
に演算モードレジスタ１７には「２進減算」モードがセ
ットされる。次のステップではＡＬＵ　１５によって第
１オペランドレジスタ１３の内容から第２オ被ランドレ
ジスタ１４の内容が減算され、その結果の符号ピッ１−
はザブアドレスレジスタ１８にセットされる。ザブアド
レスレジスタ１８に「０」がセットされた場合は減算の
結果がＯ′！、たは正であり。

「１」がセットされた場合は減算の結果が負であること
を示している。サブアドレスレジスタ１８ｒＯＪの場合
は第１オペランドレジスタ１３の値が第２オぽランドレ
ジスタ１４の値より大きいか等しいので第１オペランド
レジスタ１３の内容ヲＡＬＵ　１５を通して演算結果レ
ジスタ１６へ転送す（９） る。このとき演算モードレジスタ１７はＡＬＵ　１５が
第１オペランドレジスタ１３の内容を出力するモードに
なっていなければならない。１だサブアドレスレジスタ
１８が「１」の場合は第２オペランドレジスタ１４の値
が第１オ綬ランドレジスタ１３の値より大きいので第２
オ又ランドレジスタ１７はＡＬＵ　１５が第２オペラン
ドレジスタ１４の内容を出力するモードになっていなけ
れば在らない。最後のステップでは演算結果レジスタ１
６の内容を演算レジスタ１２に格納して命令は終了する
。

上記の命令実行中にマイクロプログラムの分岐が必要な
部分は、ザブアドレスレジスタ１８の値を判断して演算
モードレジスタ１７にモードをセットする部分であり、
この分岐を高速に行うことにより命令の実行時間も高速
化できる。

前述したように、従来の方式による分岐では。

ザブアドレスレジスタ１８がセットされた次のり（１０
） ロックで分岐先のマイクロ命令がマイクロ命令ｌ／ジメ
タ３に読み出され、その次のクロックでそのマイクロ命
令により演算モードレジスタ１７にモードがセットされ
るだめ、１クロック分の無駄が生じる。しかし本発明に
よれば以下に述べる様にこの無駄は生じない。

第４図には、第３図のメモリデコーダ４の構成が簡略化
してあられされている。第３図および第４図を参照する
と、アドレス人力Ａ、、Ａ２　、・・・Ａ７へは従来通
りマイクロ命令レジスタ３の出力の一部（信号５１．０
９）が入力されている。しかし、第２図では「０」固定
であったＡ。へはサブアドレスレジスタ１８の出力（信
号線１０８）が入力されている。メモリデコーダ４のｌ
）　（＝　ａ６ａ１　ａ２　ａ、３　ａ４　ａ５　ａ６
　（２進））番地のワードＷ１には演算モードレジスタ
１７のセットデータとしＹ−ＡＬＵ　１５が第１オペラ
ンドレジスタ１３の内容を出力するモードが格納されて
おり、　（１２８＋Ｄ）番地のワードＷ２にはＡＬＵ　
１５が第２オペランドレジスタ１４の内容を出力するモ
ードが格納されている。こうするととによって、同一の
マイクロ命令であってもザブアドレスレジスタ１８の値
によりメモリデコーダ４の読出しアドレスを変化させる
ことができ、演算モートゝレジスタ１７にセットするモ
ードを制御できるので、サブアドレスレジスタ１８がセ
ットされた次のクロックで演算モードレジスタ１７にモ
ードがセットできる。したがって従来に比べて分岐が１
クロツク高速化できる。

なお１本実施例では、サブアドレスレジスタ１８にセッ
トされるマイクロプログラム分岐信号としてＡＬＵ　１
．５の出力の符号ビットを用いているので、　ＡＬＵ　
１．５の内部状態に対応してマイクロプログラム分岐信
号を作成する手段はＡＬＵ１５からサブアドレスレジス
タ１８への信号線１１０だけであるが、信号線１１０以
外に演算回路７の外部にマイクロプログラム分岐信号を
作成する手段が設けられる場合も本発明に含まれる。

発明の効果 本発明には以上説明したように分岐条件に従ってメモリ
デコーダのアドレスを変化させるように構成することに
より、マイクロプログラムの分岐を高速化することがで
きるという効果がある。

【図面の簡単な説明】

第１図は従来のデータ処理装置の構成を示したブロック
図、第２図は従来のメモリデコーダの構成を簡略化して
あられした図、第３図は本発明の一実施例を示すブロッ
ク図、第４図は第３図の実施例におけるメモリデコーダ
の構成を簡略化してあられした図である。 ｌ・・・制御記憶、２・・・マイクロアドレス制御回路
３・・・マイクロ命令レジスタ、　４．　、５　、６・
・・メモリデコーダ、７，８．９・・・演算回路、１０
・・・主記憶装置、１１・・・キャッシュメモリ、１２
・・・演算レジスタ、１３・・・第１オペランドレジス
タ、１４・・・第２オ＜ランドレジスタ、１５・・・Ａ
ＬＵ　、　１６・・・演算結果レジスタ、１７・・・演
算モードレジスタ、１８・・・サブアドレスレジスタ、
　１．０１　、１０２．１０３゜（１３） １０４．１０５，１０６，１０７，１０８゜（１４） 第１図 第３図

Claims (1)

1. 【特許請求の範囲】 １、　マイクロプログラム制御のデータ処理装置におい
   て、マイクロ命令を格納する第１のメモリと、該第１の
   メモリの出力を格納するマイクロ命令レジスタと、デー
   タ処理を行うだめの演算回路と、該演算回路の内部状態
   に対応してマイクロプログラム分岐信号を作成する手段
   と、前記マイクロプログラム分岐信号がセットされるサ
   ブアドレスレジスタと、該サブアドレスレジスタの出力
   と前記マイクロ命令レジスタの出力の一部とを組合わせ
   た信号をアドレスとして入力する第２のメモリと、該第
   ２のメモリの出力にょシ前記演算回路を制御する手段と
   を有することを特徴とするデータ処理装置。 以下今日