JPH02125330A - データ処理装置 - Google Patents
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- JPH02125330A JPH02125330A JP1179263A JP17926389A JPH02125330A JP H02125330 A JPH02125330 A JP H02125330A JP 1179263 A JP1179263 A JP 1179263A JP 17926389 A JP17926389 A JP 17926389A JP H02125330 A JPH02125330 A JP H02125330A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/3001—Arithmetic instructions
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に関し、特にマイクロプログラ
ム制御方式のマイクロコンピュータにおける符号付き除
算命令の実行方式に関する。
ム制御方式のマイクロコンピュータにおける符号付き除
算命令の実行方式に関する。
マイクロプログラム制御方式、マイクロコンピュータの
命令実行部は、被除数／除数等のオペランドデータを一
時的に格納しシフト機能を有するテンポラリレジスタ群
と、算術論理演算ユニットと、テンポラリレジスタ群に
格納される被除数と除数の符号の排他的論理和を示すＳ
Ｓフラグと、除数の符号を示すＳＤフラグと、命令実行
部全体の動作を制御するマイクロシーケンサとを有する
ＳＳフラグおよびＳＤフラグの情報は、マイクロシーケ
ンサに入力される。
命令実行部は、被除数／除数等のオペランドデータを一
時的に格納しシフト機能を有するテンポラリレジスタ群
と、算術論理演算ユニットと、テンポラリレジスタ群に
格納される被除数と除数の符号の排他的論理和を示すＳ
Ｓフラグと、除数の符号を示すＳＤフラグと、命令実行
部全体の動作を制御するマイクロシーケンサとを有する
ＳＳフラグおよびＳＤフラグの情報は、マイクロシーケ
ンサに入力される。
かかる構成において、符号付き除算命令は、第７図に示
す順序でマイクルプログラムの制御のもとで実行される
。以下に各ステップを説明する。
す順序でマイクルプログラムの制御のもとで実行される
。以下に各ステップを説明する。
ステップ■、■： マイクロシーケンサは、テンボラリ
レジスタ群へ被除数データ及び除数データを転送すると
共に、ＳＳフラグ及びＳＤフラグを設定する。
レジスタ群へ被除数データ及び除数データを転送すると
共に、ＳＳフラグ及びＳＤフラグを設定する。
ステップ■、■： マイクロシーケンサは、被除数のＭ
ＳＢビットを判別して、′１” （被除数が負の値）で
あればマイクロプログラムでの分岐処理を起動し、算術
論理演算ユニットによって被除数の２の補数を生成する
。
ＳＢビットを判別して、′１” （被除数が負の値）で
あればマイクロプログラムでの分岐処理を起動し、算術
論理演算ユニットによって被除数の２の補数を生成する
。
ステップ■、■： マイクロシーケンサは、同様に除数
のＭＳＢビットを判別して、“１″ （除数が負の値）
であればマイクロシーケンサでの分岐処理を起動し、算
術論理演算ユニｙ）によって除数の２の補数を生成する
。
のＭＳＢビットを判別して、“１″ （除数が負の値）
であればマイクロシーケンサでの分岐処理を起動し、算
術論理演算ユニｙ）によって除数の２の補数を生成する
。
ステップ■： 上記の演算処理で絶対値となった被除数
／除数に対して、テンポラリレジスタ群のシフト機能と
算術論理演算ユニットを用いて所謂引き戻し法により除
算を実行する。
／除数に対して、テンポラリレジスタ群のシフト機能と
算術論理演算ユニットを用いて所謂引き戻し法により除
算を実行する。
ステップ■、■： 除算実行後、マイクロシーケンサは
、ＳＳフラグの内容により、以下の様にテンポラリレジ
スタ群に格納された商の符号な補正する。
、ＳＳフラグの内容により、以下の様にテンポラリレジ
スタ群に格納された商の符号な補正する。
・ＳＳフラグ＝“１”の場合
マイクロプログラムでの分岐処理を起動して、商の２の
補数を生成し、再びテンポラリレジスタ群に格納する。
補数を生成し、再びテンポラリレジスタ群に格納する。
・ＳＳフラグ＝“０”の場合
商に対する演算処理は行なわない。
ステップ０．■二 次に、マイクロシーケンサは、ＳＤ
フラグの内容により、以下の様にテンポラリレジスタ群
に格納された余りの符号を補正する。
フラグの内容により、以下の様にテンポラリレジスタ群
に格納された余りの符号を補正する。
・ＳＤフラグ＝“１”の場合
マイクロプログラムでの分岐処理を起動して、余りの２
の補数を生成し、再びテンポラリレジスタ群に格納する
。
の補数を生成し、再びテンポラリレジスタ群に格納する
。
・ＳＤフラグ＝“０”の場合
余りに対する演算処理は行なわない。
上述した、従来のマイクロコンピュータの符号付き除算
命令実行においては、被除数／除数の符号判別結果によ
って被除数／除数の絶対値を生成する時と、除算実行後
に商と余りの符号を補正する時に、マイクロプロ夛ラム
による条件判別と判別結果による分岐を行６っている。
命令実行においては、被除数／除数の符号判別結果によ
って被除数／除数の絶対値を生成する時と、除算実行後
に商と余りの符号を補正する時に、マイクロプロ夛ラム
による条件判別と判別結果による分岐を行６っている。
このため、多くの命令実行うロック数とマイクロプログ
ラムのステップ数を要し、動作スピードが低下すると共
に必要とされるマイクロプログラムの容量が増大する。
ラムのステップ数を要し、動作スピードが低下すると共
に必要とされるマイクロプログラムの容量が増大する。
本発明の目的は、動作スピードを高めかつマイクロプロ
グラムのステップ数を消滅して、符号付除算命令を実行
するデータ処理装置を提供することにある。
グラムのステップ数を消滅して、符号付除算命令を実行
するデータ処理装置を提供することにある。
本発明によるデータ処理装置は、被除数データ及び除数
データを一時格納するデータ格納手段と、被除数データ
及び除数データの符号を検出し、符号情報を格納する符
号情報格納手段と、除算実行および２の補数データ作成
に必要な算術論理演算機能を有する算術論理演算手段と
、命令実行を制御し２の補数データ作成指示信号を発生
する命令実行制御手段と、前記命令実行制御手段の前記
２の補数デ・−夕作成指示信号の出力端と前記算術論理
演算手段との間に介在し、前記符号情報格納手段の出力
に応答して、前記２の補数データ作成指示信号にかかわ
らず前記演算手段による２の補数データ作成を実質的に
無効にするか又は同作成を実行させる演算制御手段とを
有する。
データを一時格納するデータ格納手段と、被除数データ
及び除数データの符号を検出し、符号情報を格納する符
号情報格納手段と、除算実行および２の補数データ作成
に必要な算術論理演算機能を有する算術論理演算手段と
、命令実行を制御し２の補数データ作成指示信号を発生
する命令実行制御手段と、前記命令実行制御手段の前記
２の補数デ・−夕作成指示信号の出力端と前記算術論理
演算手段との間に介在し、前記符号情報格納手段の出力
に応答して、前記２の補数データ作成指示信号にかかわ
らず前記演算手段による２の補数データ作成を実質的に
無効にするか又は同作成を実行させる演算制御手段とを
有する。
かくして、命令実行制御手段のマイクロプログラム数は
削減され高速に符号付除算命令に実行できる。
削減され高速に符号付除算命令に実行できる。
以下、図面を参照して本発明を詳細する。
第１図に本発明の一実施例によるデータ処理装置の命令
実行部を示す。本実行部１００は、マイクロシーケンサ
１、Ｎビットのデータバス２、テンポラリレジスタセッ
ト３、符号検出回路４、ＳＤ、ＳＡおよびＳＳフラグ５
，６および７、補正演算制御回路８、算術論理演算ユニ
ット９、ならびにＮビットの命令バス１１を有し、図示
のように接続されている。
実行部を示す。本実行部１００は、マイクロシーケンサ
１、Ｎビットのデータバス２、テンポラリレジスタセッ
ト３、符号検出回路４、ＳＤ、ＳＡおよびＳＳフラグ５
，６および７、補正演算制御回路８、算術論理演算ユニ
ット９、ならびにＮビットの命令バス１１を有し、図示
のように接続されている。
マイクロシーケンサｌは命令バス１１を介して供給され
る命令を実行するためのマイクロブーグラムが格納され
るマイクロプログラムメモリ（図示せず）を有し、マイ
クロプログラムの実行にもとづき各種の制御信号を発生
する。図面の複雑化を避けるため、第１図には符号付き
除算命令の実行のための制御信号のみが示されている。
る命令を実行するためのマイクロブーグラムが格納され
るマイクロプログラムメモリ（図示せず）を有し、マイ
クロプログラムの実行にもとづき各種の制御信号を発生
する。図面の複雑化を避けるため、第１図には符号付き
除算命令の実行のための制御信号のみが示されている。
テンポラリレジスタセット３は、除数を一時格納する除
数レジスタ３１、被除数を一時格納する被除数レジスタ
３２および除算の結果としての剰余を格納する剰余レジ
スタ３３を有する。レジスタ３２はまた除算結果として
の商を格納するレジスタとしても用いられ、少なくとも
レジスタ３２および３２はデータシフト機能を示す。
数レジスタ３１、被除数を一時格納する被除数レジスタ
３２および除算の結果としての剰余を格納する剰余レジ
スタ３３を有する。レジスタ３２はまた除算結果として
の商を格納するレジスタとしても用いられ、少なくとも
レジスタ３２および３２はデータシフト機能を示す。
符号検出回路４は除数および被除数の符号にもとづき、
除数の符号データＳＤ、被除数の符号データＳＡ、およ
び除数と被除数の符号の排他的論理和データＳＳを発生
する。これらデータＳＤ、ＳＡ、ＳＳはそれぞれＳＤ、
ＳＡ、８８フラグ５，８，７に格納さｈる。第２図を参
照すると、符号検出回路４は３つのＡＮＤゲート４１乃
至４３と一つの排他的論理和ブー） （ＥＸ−ＯＲゲー
ト）４４を有し、図示のように接続されている。
除数の符号データＳＤ、被除数の符号データＳＡ、およ
び除数と被除数の符号の排他的論理和データＳＳを発生
する。これらデータＳＤ、ＳＡ、ＳＳはそれぞれＳＤ、
ＳＡ、８８フラグ５，８，７に格納さｈる。第２図を参
照すると、符号検出回路４は３つのＡＮＤゲート４１乃
至４３と一つの排他的論理和ブー） （ＥＸ−ＯＲゲー
ト）４４を有し、図示のように接続されている。
第１図に戻って、ＳＤ、ＳＡおよびＳＳフラグ５．６，
７の出力ＳＤＯ，ＳＡ０，８８０はそれぞれ信号線５１
，６、７１を介して補正演算制御回路８に供給されてい
る。同回路８には、マイクロシーケンサｌから除数およ
び剰余の２の補数データ作成指示信号ＳＤＣ，被除数の
２の補数データ作成指示信号ＳＡＣおよび商の２の補数
データ作成指示信号ＳＳＣがそれぞれ信号線１９゜１８
．１７を介してさらに供給されている。演算制御回路８
とはこれら信号にもとづき無効演算指定信号ＩＶＤおよ
び補数演算指定信号ＣＯＤを発生し、これらは信号線８
−、８−２をそれぞれ介してＡＬＵ９に供給される。第
３図を参照すると、演算制御回路８は６つのＡＮＤゲー
ト８１乃至８６および二つのＯＲブー）８７，８８を有
し、これらは図示のように接続されている。
７の出力ＳＤＯ，ＳＡ０，８８０はそれぞれ信号線５１
，６、７１を介して補正演算制御回路８に供給されてい
る。同回路８には、マイクロシーケンサｌから除数およ
び剰余の２の補数データ作成指示信号ＳＤＣ，被除数の
２の補数データ作成指示信号ＳＡＣおよび商の２の補数
データ作成指示信号ＳＳＣがそれぞれ信号線１９゜１８
．１７を介してさらに供給されている。演算制御回路８
とはこれら信号にもとづき無効演算指定信号ＩＶＤおよ
び補数演算指定信号ＣＯＤを発生し、これらは信号線８
−、８−２をそれぞれ介してＡＬＵ９に供給される。第
３図を参照すると、演算制御回路８は６つのＡＮＤゲー
ト８１乃至８６および二つのＯＲブー）８７，８８を有
し、これらは図示のように接続されている。
第１図に戻って、ＡＬＵ９はマイクロシーケンサｌから
のＬビット演算指定信号線１６を介する演算指定データ
ＯＤＳにもとづき、テンポラリレジスタセット３からの
一つのデータに対する単項演算又は二つのデータに対す
る二項演算を実行する。マイクロシーケンサ１が２の補
数データ演算指定データを発生すると、ＡＬＵ９は第４
図に示すような等何回路となる。すなわち、レジスタセ
ット３からのＮビットデータ（Ｂｅ−１３Ｎ−ｔ）をイ
ンバータ９で反転し、インクリメンタ９２で反転された
データに１を加算する。かくして加算結果は、レジスタ
３からのデータの２の補数データ（ＣＢ ｏ ＣＢＮ
−１）となる。同データはマルチプレクサ９３に供給さ
れる。マルチプレクサ９３にはもとのデータ（Ｂｅ−Ｂ
ｙ−ｔ）も供給される。マルチプレクサ９３は、２の補
数データＣＢを受けるＡＮＤゲート９３１、もとのデー
タＢを受けるＡＮＤゲート９３２、これらの出力を受け
るＯＲゲート９３４を有し、ＡＮＤゲート９３１，９３
２はそれぞれ信号ＣＯＤ、ＩＶＤで制御される。すなわ
ち、無効演算指定信号ＩＶＤが発生されたときは、マル
チプレクサ９３はもとのデータ（Ｂｌｌ−Ｂや−１）を
選択し、したがってＡＬＵ９にょる２の補数データ作成
演算は実質的に無効とされる。
のＬビット演算指定信号線１６を介する演算指定データ
ＯＤＳにもとづき、テンポラリレジスタセット３からの
一つのデータに対する単項演算又は二つのデータに対す
る二項演算を実行する。マイクロシーケンサ１が２の補
数データ演算指定データを発生すると、ＡＬＵ９は第４
図に示すような等何回路となる。すなわち、レジスタセ
ット３からのＮビットデータ（Ｂｅ−１３Ｎ−ｔ）をイ
ンバータ９で反転し、インクリメンタ９２で反転された
データに１を加算する。かくして加算結果は、レジスタ
３からのデータの２の補数データ（ＣＢ ｏ ＣＢＮ
−１）となる。同データはマルチプレクサ９３に供給さ
れる。マルチプレクサ９３にはもとのデータ（Ｂｅ−Ｂ
ｙ−ｔ）も供給される。マルチプレクサ９３は、２の補
数データＣＢを受けるＡＮＤゲート９３１、もとのデー
タＢを受けるＡＮＤゲート９３２、これらの出力を受け
るＯＲゲート９３４を有し、ＡＮＤゲート９３１，９３
２はそれぞれ信号ＣＯＤ、ＩＶＤで制御される。すなわ
ち、無効演算指定信号ＩＶＤが発生されたときは、マル
チプレクサ９３はもとのデータ（Ｂｌｌ−Ｂや−１）を
選択し、したがってＡＬＵ９にょる２の補数データ作成
演算は実質的に無効とされる。
補数演算指定信号ＣＯＤが発生されたときは、マルチプ
レクサ９３は２の補数データ（ＣＢＯ−ＣＢＮ−＋）を
選択し、２の補数データ作成演算が実行される。
レクサ９３は２の補数データ（ＣＢＯ−ＣＢＮ−＋）を
選択し、２の補数データ作成演算が実行される。
次に、除数が負（すなわちＭＳＢ＝“１”）、被除数が
正（すなわちＭＳＢ＝“０”）として、符号付き除算命
令の実行動作を第１図乃至第４図、そして第５図に示す
マイクロシーケンサｌのマイクロプログラムによるフロ
ーチャートと第６図のタイミングチャートを用いて説明
する。
正（すなわちＭＳＢ＝“０”）として、符号付き除算命
令の実行動作を第１図乃至第４図、そして第５図に示す
マイクロシーケンサｌのマイクロプログラムによるフロ
ーチャートと第６図のタイミングチャートを用いて説明
する。
命令バス１１を介して除算命令がマイクロシーケンサ１
に供給されると同命令実行のためのマイクロプログラム
が起動される。そのプログラム処理において、まずマイ
クロシーケンサ１はデータメモリおよび／又は汎用レジ
スタ（共に図示せず）から除数よおび被除数を読み出し
、データバス２を介してこれらをレジスタ３１および３
２にそれぞれ書込むと共に除数および被除数の符号デー
タとこれらの排他的論理和データをフラグ５．６．７に
それぞれ書き込む（ステップ５０１゜５０２）。ステッ
プ５０１，５０２をさらに詳述すると、マイクロシーケ
ンサｌはまず除数書き込み信号ＤＳＷを信号線１２上に
出力してデータバス２上の除数をレジスタ３１に書き込
む。また、この信号ＤＳＷによって符号検出回路４内の
ＡＮＤゲート４１が開＜、ＡＮＤゲート４１にはデータ
バス２の最上位ビット（すなわち、除数の符号）が信号
線３−１を介してさらに供給されている。除数は負であ
るので、ＳＤ倍信号１″となりシーケンサ１からのＳＤ
フラグ書き込み信号ＳＤＷによって“１”からＳＤフラ
グ５に書き込まれその出力ＳＤＯは“１″となる。次に
、マイクロシーケンサ１は信号線１３上に被除数書き込
み信号ＤＤＷを発生してデータバス２上の被除数をレジ
スタ３２に書き込む、この信号ＤＤＷによってＡＮＤゲ
ーデー２．４３は開く。被除数は正であるから信号ＳＡ
は“０”となり、一方、除数レジスタ３１からの最上位
ビットによってＥＸ−ＯＲ４４の出力は“１″であるか
ら信号ＳＳは“ｌ”となる、かくして、シーケンサ１か
らのＳＡ、ＳＳフラグ書込み信号５ＳＡＷによってＳＡ
、３８フラグ６．７にはそれぞれ“Ｏ”１”が書き込ま
れ、それらの出力ＳＡ０，８８０はそれぞれ“０”１″
となる。
に供給されると同命令実行のためのマイクロプログラム
が起動される。そのプログラム処理において、まずマイ
クロシーケンサ１はデータメモリおよび／又は汎用レジ
スタ（共に図示せず）から除数よおび被除数を読み出し
、データバス２を介してこれらをレジスタ３１および３
２にそれぞれ書込むと共に除数および被除数の符号デー
タとこれらの排他的論理和データをフラグ５．６．７に
それぞれ書き込む（ステップ５０１゜５０２）。ステッ
プ５０１，５０２をさらに詳述すると、マイクロシーケ
ンサｌはまず除数書き込み信号ＤＳＷを信号線１２上に
出力してデータバス２上の除数をレジスタ３１に書き込
む。また、この信号ＤＳＷによって符号検出回路４内の
ＡＮＤゲート４１が開＜、ＡＮＤゲート４１にはデータ
バス２の最上位ビット（すなわち、除数の符号）が信号
線３−１を介してさらに供給されている。除数は負であ
るので、ＳＤ倍信号１″となりシーケンサ１からのＳＤ
フラグ書き込み信号ＳＤＷによって“１”からＳＤフラ
グ５に書き込まれその出力ＳＤＯは“１″となる。次に
、マイクロシーケンサ１は信号線１３上に被除数書き込
み信号ＤＤＷを発生してデータバス２上の被除数をレジ
スタ３２に書き込む、この信号ＤＤＷによってＡＮＤゲ
ーデー２．４３は開く。被除数は正であるから信号ＳＡ
は“０”となり、一方、除数レジスタ３１からの最上位
ビットによってＥＸ−ＯＲ４４の出力は“１″であるか
ら信号ＳＳは“ｌ”となる、かくして、シーケンサ１か
らのＳＡ、ＳＳフラグ書込み信号５ＳＡＷによってＳＡ
、３８フラグ６．７にはそれぞれ“Ｏ”１”が書き込ま
れ、それらの出力ＳＡ０，８８０はそれぞれ“０”１″
となる。
マイクロシーケンサ１は被除数のレジスタ３２への書き
込み際中に除数の絶対値演算を指定する（ステップ５０
３）。すなわち、シーケンサ１は信号線１６を介してＡ
ＬＵ９に２の補数演算指定データＯＤＳを出力し、さら
に信号ＤＤＷと共に除数の２の補数データ演算指示信号
ＳＤＣを発生する。この信号ＳＤＣは除数レジスタ３１
のＡＬＵ９へのデータ読み出し信号としてレジスタセッ
ト３に供給されている。したがって、除数がＡＬＵ９に
供給される。一方、信号ＳＤＣによって演算制御回路８
内のＡＮＤゲート８３．８６が開く。
込み際中に除数の絶対値演算を指定する（ステップ５０
３）。すなわち、シーケンサ１は信号線１６を介してＡ
ＬＵ９に２の補数演算指定データＯＤＳを出力し、さら
に信号ＤＤＷと共に除数の２の補数データ演算指示信号
ＳＤＣを発生する。この信号ＳＤＣは除数レジスタ３１
のＡＬＵ９へのデータ読み出し信号としてレジスタセッ
ト３に供給されている。したがって、除数がＡＬＵ９に
供給される。一方、信号ＳＤＣによって演算制御回路８
内のＡＮＤゲート８３．８６が開く。
フラグ５からの出力ＳＤＯは“１”であるので、ＡＮＤ
ゲート８３の出力が“ｌ”となって補数演算信号ＣＯＤ
が“１”となる。無効演算信号ＩＶＤは“０″である。
ゲート８３の出力が“ｌ”となって補数演算信号ＣＯＤ
が“１”となる。無効演算信号ＩＶＤは“０″である。
したがって、マルチプレクサ９３は、インバータ９１お
よびインクリメンタ９２によって作成された除数の２の
補数データを選択する。
よびインクリメンタ９２によって作成された除数の２の
補数データを選択する。
被除数のレジスタ３２への書き込みが終了すると、ＡＬ
Ｕ９は除数の２の補数データをデータバス２上に出力す
る。マイクロシーケンサ１は再び除数書き込み信号ＤＳ
Ｗを発生し、その結果、レジスタ３１には除数の絶対値
、すなわち２の補数が書き込まれる。
Ｕ９は除数の２の補数データをデータバス２上に出力す
る。マイクロシーケンサ１は再び除数書き込み信号ＤＳ
Ｗを発生し、その結果、レジスタ３１には除数の絶対値
、すなわち２の補数が書き込まれる。
これと同時に、マイクロシーケンサ１は被除数の絶対値
演算を指示する（ステップ５０４）。すなわち、信号Ｄ
ＳＷと共に被除数の２の補数データ演算指示信号ＳＡＣ
を発生する。この信号ＳＡＣは被除数レジスタ３２のＡ
ＬＵ９へのデータ読み出し信号としても使用され、その
結果、被除数がＡＬＵ９に供給される。一方、信号ＳＡ
ＣによってＡＮＤゲーデー２，８５が開＜、ＳＡフラダ
６からの出力ＡＳＯは“Ｏ１′であるから、 ＡＮＤゲ
ート８５の出力が“１”となり、その結果、無効演算信
号ＩＶＤが“１”となる。したがって、マルチプレクサ
９３は被除数をそのまま選択することとなり、ＡＬＵ９
による２の補数演算は無効化される。
演算を指示する（ステップ５０４）。すなわち、信号Ｄ
ＳＷと共に被除数の２の補数データ演算指示信号ＳＡＣ
を発生する。この信号ＳＡＣは被除数レジスタ３２のＡ
ＬＵ９へのデータ読み出し信号としても使用され、その
結果、被除数がＡＬＵ９に供給される。一方、信号ＳＡ
ＣによってＡＮＤゲーデー２，８５が開＜、ＳＡフラダ
６からの出力ＡＳＯは“Ｏ１′であるから、 ＡＮＤゲ
ート８５の出力が“１”となり、その結果、無効演算信
号ＩＶＤが“１”となる。したがって、マルチプレクサ
９３は被除数をそのまま選択することとなり、ＡＬＵ９
による２の補数演算は無効化される。
除数の２の補数のレジスタ３１への書き込む終了後、Ａ
ＬＵ９は被除数をそのままデータバス２上に出力するこ
とになる。マイクロシーケンサ１は被除数書き込み信号
ＤＤＷを再び発生しレジスタ３２にデータバス２上の被
除数が書き込まれる。
ＬＵ９は被除数をそのままデータバス２上に出力するこ
とになる。マイクロシーケンサ１は被除数書き込み信号
ＤＤＷを再び発生しレジスタ３２にデータバス２上の被
除数が書き込まれる。
かくして、除数および被除数の絶対値演算が終了する。
第７図に示した従来例との比較から明白なとおり、本実
施例ではマイクロプログラムに除数および被除数の符号
検出ステ、ブをもたず、絶対値のための２の補数演算を
実行するか無効にするかは自動的に決定されている。し
たがって、マイクロプログラムのステップ数は削除され
ると共に動作スピードが向上される。
施例ではマイクロプログラムに除数および被除数の符号
検出ステ、ブをもたず、絶対値のための２の補数演算を
実行するか無効にするかは自動的に決定されている。し
たがって、マイクロプログラムのステップ数は削除され
ると共に動作スピードが向上される。
ステップ５０４の実行後、絶対値となった被除数および
除数に対して除算を実行する（ステップ５０５）。除算
実行は、レジスタ３２および３３のデータシフト機能と
ＡＬＵ９を用いた引き戻し法として当業者にとってよく
知られているところであり、また本発明の特徴としては
直接関係ないのでその詳細については省略する。なお、
除算実行中はＡＬＵ９は演算指定データＯＤＳによって
減算器として動作し、除算によって得られる商および剰
余はレジスタ３２および３３にそれぞれ格納されること
になる。
除数に対して除算を実行する（ステップ５０５）。除算
実行は、レジスタ３２および３３のデータシフト機能と
ＡＬＵ９を用いた引き戻し法として当業者にとってよく
知られているところであり、また本発明の特徴としては
直接関係ないのでその詳細については省略する。なお、
除算実行中はＡＬＵ９は演算指定データＯＤＳによって
減算器として動作し、除算によって得られる商および剰
余はレジスタ３２および３３にそれぞれ格納されること
になる。
除算実行後、マイクロシーケンサｌはＳＳフラグの値に
応じて商の符号補正を実行する（ステップ５０６）。こ
の目的のために、シーケンサ１は演算指定データＯＤＳ
によってＡＬＵ９を２の補数演算（第４図）とすると共
に、商の２の補数演算指示信号ＳＳＣを出力する。この
信号ＳＳＣはレジスタ３２のＡＬＵ９に対するデータ読
み出し信号としても使用され、その結果、商がＡＬＵ
９に供給される。一方、信号ＳＳＣによ′ってＡＮＤゲ
ート８１，８４が開＜、ＳＳフラグの出力ＳＳＯは“１
”であるので、ＡＮＤゲート８１の出力が“１”となり
、補正演算信号ＣＯＤが発生される。したがって、マル
チプレクサ９３は商の２の補数を選択する。信号ＳＳＣ
の立下りによってＡＬＵ９は商の２の補数をデータバス
２上に出カスる。シーケンサｌは信号線１４に商書込み
信号ＱＷを出力するので、データバス２上の商の２の補
数はレジスタ３２に書き込まれる。
応じて商の符号補正を実行する（ステップ５０６）。こ
の目的のために、シーケンサ１は演算指定データＯＤＳ
によってＡＬＵ９を２の補数演算（第４図）とすると共
に、商の２の補数演算指示信号ＳＳＣを出力する。この
信号ＳＳＣはレジスタ３２のＡＬＵ９に対するデータ読
み出し信号としても使用され、その結果、商がＡＬＵ
９に供給される。一方、信号ＳＳＣによ′ってＡＮＤゲ
ート８１，８４が開＜、ＳＳフラグの出力ＳＳＯは“１
”であるので、ＡＮＤゲート８１の出力が“１”となり
、補正演算信号ＣＯＤが発生される。したがって、マル
チプレクサ９３は商の２の補数を選択する。信号ＳＳＣ
の立下りによってＡＬＵ９は商の２の補数をデータバス
２上に出カスる。シーケンサｌは信号線１４に商書込み
信号ＱＷを出力するので、データバス２上の商の２の補
数はレジスタ３２に書き込まれる。
商の２の補数のレジスタ３２への書き込み最中に、シー
ケンサ１はＳＤフラグ５による剰余の補正の処理を始め
る（ステップ５０７）。なお、ＳＤフラグ５、すなわち
除数の符号により剰余の符号を補正するか、又はＳＡフ
ラグ６、すなわち被除数の符号により剰余の符号を補正
するかは、一義的に決まっていない。データ処理装置毎
にまちまちである。本実施例では、ＳＤフラグ５によっ
て剰余の符号を補正している。シーケンサ１は商書き込
み信号ＱＷと共に剰余の２の補数演算指示信号ＳＤＣを
発生する。この信号ＳＤＣはこのステップでは剰余レジ
スタ３３のＡＬＵ９へのデータ読み出し信号としても用
いられており、剰余がＡＬＵ９へ供給される。また、信
号ＳＤＣによって、ＡＮＤゲーデー３，８６が開＜、Ｓ
Ｄフラグ５の出力は“ｌ”であ木から、ＡＮＤゲート８
３の出力が“１”となり、その結果、補数演算信号ＣＯ
Ｄが発生し続ける。したがって、剰余の２の補数演算が
実行され、その結果はシーケンサ１からの信号線１６へ
上の剰余書き込み信号ＲＷと共にデータバス２上に出力
される。この結果、剰余の２の補数は剰余レジスタ３３
に書き込まれる。
ケンサ１はＳＤフラグ５による剰余の補正の処理を始め
る（ステップ５０７）。なお、ＳＤフラグ５、すなわち
除数の符号により剰余の符号を補正するか、又はＳＡフ
ラグ６、すなわち被除数の符号により剰余の符号を補正
するかは、一義的に決まっていない。データ処理装置毎
にまちまちである。本実施例では、ＳＤフラグ５によっ
て剰余の符号を補正している。シーケンサ１は商書き込
み信号ＱＷと共に剰余の２の補数演算指示信号ＳＤＣを
発生する。この信号ＳＤＣはこのステップでは剰余レジ
スタ３３のＡＬＵ９へのデータ読み出し信号としても用
いられており、剰余がＡＬＵ９へ供給される。また、信
号ＳＤＣによって、ＡＮＤゲーデー３，８６が開＜、Ｓ
Ｄフラグ５の出力は“ｌ”であ木から、ＡＮＤゲート８
３の出力が“１”となり、その結果、補数演算信号ＣＯ
Ｄが発生し続ける。したがって、剰余の２の補数演算が
実行され、その結果はシーケンサ１からの信号線１６へ
上の剰余書き込み信号ＲＷと共にデータバス２上に出力
される。この結果、剰余の２の補数は剰余レジスタ３３
に書き込まれる。
かくして、商および剰余の符号の補正が完了する。マイ
クロプログラムの中に分岐処理を何ら含んでいないので
、ステップ数は削除し処理スピードも向上する。
クロプログラムの中に分岐処理を何ら含んでいないので
、ステップ数は削除し処理スピードも向上する。
上記実施例においては除数、被除数、商および剰余のす
べてについて演算制御回路８の制御のもとで２の補数演
算を実行するか否かを行なったが、除数および被除数だ
け、あるいは商および剰余だけに実行してもよい。
べてについて演算制御回路８の制御のもとで２の補数演
算を実行するか否かを行なったが、除数および被除数だ
け、あるいは商および剰余だけに実行してもよい。
以上のとおり、本発明では除数および被除数の符号情報
を格納する手段と、同手段の出力に応答して、実行制御
部からの２の補数データ立演算指示信号をＡＬＵに供給
するかどうかを制御する手段とを設けることにより、符
号付き除算実行に必要なマイクロプログラムステップ数
が削減され、実行スピードも向上する。
を格納する手段と、同手段の出力に応答して、実行制御
部からの２の補数データ立演算指示信号をＡＬＵに供給
するかどうかを制御する手段とを設けることにより、符
号付き除算実行に必要なマイクロプログラムステップ数
が削減され、実行スピードも向上する。
第１図は本発明の一実施例を示すデータ処理装置の命令
実行部のブロック図、第２図は第１図の符号検出回路の
回路図、第３図は第１図の演算制御回路の回路図、第４
図は第１図のＡＬＵであって２の補数演算動作を指定さ
れたときの等価回路図、１５図は第１図のマイクロシー
ケンサにおける符号付き除算命令の実行ツーローチャー
ト、第６図は除算命令実行にともなうタイミングチャー
ト、第７図は従来例のデータ処理装置における符号付き
除算命令の実行フローチャートである。 代理人 弁理士 内 原 晋 茅 ｌ 舅 一茅４ｙＪ 第 図 第 図
実行部のブロック図、第２図は第１図の符号検出回路の
回路図、第３図は第１図の演算制御回路の回路図、第４
図は第１図のＡＬＵであって２の補数演算動作を指定さ
れたときの等価回路図、１５図は第１図のマイクロシー
ケンサにおける符号付き除算命令の実行ツーローチャー
ト、第６図は除算命令実行にともなうタイミングチャー
ト、第７図は従来例のデータ処理装置における符号付き
除算命令の実行フローチャートである。 代理人 弁理士 内 原 晋 茅 ｌ 舅 一茅４ｙＪ 第 図 第 図
Claims (1)
- 被除数データ及び除数データを一時格納するデータ格納
手段と、前記被除数データ及び除数データの符号を検出
し、符号情報を格納する符号情報格納手段と、除算実行
および２の補数演算に必要な算術論理演算機能を有する
算術論理演算手段と、命令実行を制御し２の補数演算指
示信号を発生する命令実行制御手段と、前記命令実行制
御手段と前記算術論理演算手段との間に介在し前記符号
情報格納手段の出力に応答して、前記２の補数演算指示
信号にかかわらず前記演算手段による２の補数演算を実
質的に無効にするか、又は２の補数演算を実行させる演
算制御手段とを備えることを特徴とするデータ処理装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-175804 | 1988-07-13 | ||
| JP17580488 | 1988-07-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02125330A true JPH02125330A (ja) | 1990-05-14 |
| JP3098242B2 JP3098242B2 (ja) | 2000-10-16 |
Family
ID=16002532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01179263A Expired - Fee Related JP3098242B2 (ja) | 1988-07-13 | 1989-07-11 | データ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5107453A (ja) |
| EP (1) | EP0350928B1 (ja) |
| JP (1) | JP3098242B2 (ja) |
| DE (1) | DE68927691T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2984463B2 (ja) * | 1991-06-24 | 1999-11-29 | 株式会社日立製作所 | マイクロコンピュータ |
| EP0650613A1 (en) * | 1992-07-13 | 1995-05-03 | Texas Instruments France | Data-processing system with a device for handling program loops |
| FR2693571B1 (fr) * | 1992-07-13 | 1994-09-30 | Texas Instruments France | Système de traitement de données dont le programme de commande comporte des instructions dépendant de paramètres d'état. |
| US5426600A (en) * | 1993-09-27 | 1995-06-20 | Hitachi America, Ltd. | Double precision division circuit and method for digital signal processor |
| US6058473A (en) * | 1993-11-30 | 2000-05-02 | Texas Instruments Incorporated | Memory store from a register pair conditional upon a selected status bit |
| US5754460A (en) * | 1995-05-26 | 1998-05-19 | National Semiconductor Corporation | Method for performing signed division |
| US5831877A (en) * | 1995-05-26 | 1998-11-03 | National Semiconductor Corporation | Bit searching through 8, 16, or 32 bit operands using a 32 bit data path |
| DE69626596T2 (de) * | 1995-10-20 | 2003-12-18 | Kabushiki Kaisha Toshiba, Kawasaki | Logische Schaltung, die nach dem Carry select Prinzip arbeitet |
| US7165086B2 (en) * | 2002-11-15 | 2007-01-16 | Broadcom Corporation | System, method, and apparatus for division coupled with rounding of signed binary numbers |
| US7174358B2 (en) * | 2002-11-15 | 2007-02-06 | Broadcom Corporation | System, method, and apparatus for division coupled with truncation of signed binary numbers |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101835A (ja) * | 1984-10-23 | 1986-05-20 | Matsushita Electric Ind Co Ltd | 除算回路 |
| JPS62285137A (ja) * | 1986-06-04 | 1987-12-11 | Hitachi Ltd | デイジタル信号処理プロセツサ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB742464A (en) * | 1950-12-22 | 1955-12-30 | Nat Res Dev | Improvements in or relating to binary digital computing apparatus |
| NL288833A (ja) * | 1962-02-12 | |||
| FR2507783A1 (fr) * | 1981-06-16 | 1982-12-17 | Thomson Csf | Dispositif de calcul de l'argument d'un signal complexe defini par ses deux composantes en quadrature et application a un signal radar |
| US4742480A (en) * | 1985-06-06 | 1988-05-03 | Motorola, Inc. | Cycle counter/shifter for division |
| GB2202974A (en) * | 1987-03-31 | 1988-10-05 | Plessey Co Plc | Digital divider |
| JPH0786826B2 (ja) * | 1988-07-19 | 1995-09-20 | 日本電気株式会社 | 整数除算回路 |
| US4992968A (en) * | 1989-02-17 | 1991-02-12 | Digital Equipment Corporation | Division method and apparatus including use of a Z--Z plot to select acceptable quotient bits |
-
1989
- 1989-07-11 JP JP01179263A patent/JP3098242B2/ja not_active Expired - Fee Related
- 1989-07-13 DE DE68927691T patent/DE68927691T2/de not_active Expired - Fee Related
- 1989-07-13 EP EP89112866A patent/EP0350928B1/en not_active Expired - Lifetime
- 1989-07-13 US US07/379,114 patent/US5107453A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101835A (ja) * | 1984-10-23 | 1986-05-20 | Matsushita Electric Ind Co Ltd | 除算回路 |
| JPS62285137A (ja) * | 1986-06-04 | 1987-12-11 | Hitachi Ltd | デイジタル信号処理プロセツサ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68927691D1 (de) | 1997-03-06 |
| JP3098242B2 (ja) | 2000-10-16 |
| US5107453A (en) | 1992-04-21 |
| EP0350928A2 (en) | 1990-01-17 |
| DE68927691T2 (de) | 1997-08-14 |
| EP0350928B1 (en) | 1997-01-22 |
| EP0350928A3 (en) | 1991-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070811 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080811 Year of fee payment: 8 |
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| LAPS | Cancellation because of no payment of annual fees |