JPS60143499A - 記憶セル用交流過度ドライバ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は、一般的には、バイポーラ記憶セルに関するも
のでおシ、よシ詳細には、実質的に電力増加要件を必要
とすることなく１行セレクト（選択）線の下向転移（ｅ
ｒａ％ｇｉａｎｔ　）　？改良する交流過渡（ｔデａｎ
ｓ（−％ｔ）ドライバを有するバイボー２記憶セルに関
するものである。

背景技術 記憶セルは、情報が低電流待機（ａｔａｎｄ−ｂｙ　）
モードで記憶され、高電流モードで書込み、１７′Ｃは
。

続出される回路でおる。代表的な記憶セルは、第１図に
図示され、また好ましい実施例の詳細説明で細かに説明
される。この以前よシ知られている回路は、複数の記憶
セルを具え、その各々は９代弐的には、画業技術者には
よく知られた方式のラッチとして機能するように行セレ
クト（選択）線と電流ドレイン（ｄデａｔｓ　）線の間
に接続された１対のマルチ・エミッタ（ｍｓｌｔ４−ａ
ｔｎｉｔｔｇデ）トランジスタ金倉む。抵抗性負荷が、
各トランジスタと行セレクト（選択〕線の間に接続され
る。行ドライバ・トランジスタは、第１供給電圧端子と
行セレクト（選択）線の間に結合され、セレクト信号に
応答する。電流、源トランジスタは、電流ドレイン線と
第２供給電圧端子の間に結合される。

第１及び第２放電トランジスタは、それぞれ行セレクト
線及び電流ドレイン線と、第２供給電圧端子の間に結合
される。第１ダイオードは１行セレクト線と第１放電ト
ランジスタの間に結合され。

第２ダイオードは、電流ドレイン線と第２放電トランジ
スタの間に結合される。

上記の方法に似たもう１つの以前からよく知られた方法
は、何時下向転移（ｔｒａ％ａｉｔｉ傾）が起こったか
を決定する論理回路を具え、その論理回路は。

ＮＰＮ電流源トランジスタ２２へ固有キャパシタンスを
迅速に放電するための追加電流をおくる。しかし、この
方法は、追加電流を必要とし、記憶セルにおいて、特に
メモリのサイズが増大するにつれて、極めて不利となる
複雑なタイミング力で必要となる。

かくして、必要とされるのは、追加電力要件を必要とせ
ず改良された下向転移（ｔデａｎａｔｔｉｏ％）を提供
する記憶セル用の改良された交流過渡（ｔｒαｎａｔａ
ｎｔ　）ドライバ（ｄデ１ｖａｎ　）回路である。

発明の要約 したがって１本発明の目的は、電力増加の必要がない改
良された下向転移（ｔｒｒｍａｉｔｔｏｎ　）によシ記
憶セルを非選択にすることを可能にする改良された行線
ドライバ回路を提供することである。

本発明の上記及び他の目的音１つの形式にて遂行する場
合１選択線と電流ドレイン線の間に結合された多数の記
憶セルよフなる回路が具えられる。

多数の記憶セルに電流全供給する手段が選択線に接続さ
れる。エミッタを電流ドレイン線に接続させたＰＮＰ　
）ランジスタを含む記憶セルの下向転移（ｔｒａｎｓｉ
ｔｉｏｎ　）　ｋ増加する他の手段が電流ドレイン線に
結合され、そこでは多数の記憶セルよシ流出される待機
（ａｔａｔｖＬ−ｂｔｔ　）電流は、転移（ｔｒａｎｓ
ｉｔｉｏｎ　）の間、ｐｙｐトランジスタのβと乗算さ
れる。

本発明の、上記及び他の目的、特徴及び利点は。

添付図面に関連して行なわれる以下の詳細説明より良く
理解されるでおろう。

好ましい実施例の詳細説明 第１図を参照するに、以前より知られている回路は、ラ
ッチとして機能する１対の交差結合マルチ・エミッタ・
トランジスタ１１．１２’ｉ具える。トランジスタ１１
　、１２のベースは、相互にコレクタに結合される。各
トランジスタ１１．１２の第１エミツタは、待機電流ド
レイン線１５に接続される。トランジスタ１１の第２エ
ミツタは、ビット線１４に接続され、トランジスタ１２
の第２エミツタは、ビット線１５に接続される。トラン
ジスタ１１．１２のコレクタば、それぞれ抵抗１７．１
８により行刹釈−１６に接続される。

こノ記憶セルは２行セレクト線１６と電流ドレイン線１
３０間に結合される多数の記憶セルのうちの１個である
。例えば、１６にメモリに対しては、各行選択線１６に
接続する１２８の記憶セルになるはずで必る。

ＮＰＮ行ドライバ・トランジスタ１９は、エミッタ金行
選択線１６に接続させ、コレクタを基準電圧線２１に接
続させ、ベースを入力信号Ｖａ　ｆ受けるのに適合させ
る。ＮＰＮ’に流源トランジスタ２２は。

コレクタを待機電流ドレイン線１５に接続させ、エミッ
タを抵抗２４により基準電圧線２３に結合させ。

ベースをバイアス電圧’Ｆｎ　’（ｅ受けるのに適合さ
せる。

入力１１号Ｖａが正になる場合、即ち上向きに転移して
勝る場合、　ＮＰＮ行ドライバ・トランジスタ１９は１
行選択線１６に電流を供給し、全部の内部ノード５ｉｔ
（キャパシタンス）及び放電線１３ヲ２選択され７′ｃ
電圧電位に充電する。ＮＰＮ　）　２ンジスタのβ増倍
（ｔｎｓｌｔｔｐｌｔａａｔｉｏｓ　）によフ、この正
転移（ｔｎｓｔｗｉｔｔｏｎ）は比較的に迅速に起る。

入力信号Ｔｅａが負の時には、即ち下向き転移の場合は
、　ＮＰＮ行ドライバ・トランジスタ１９は１行選択線
１６にもはや電流は供給しない。電流源トランジスタ２
２は、記憶セルの容量性電荷を消耗させるであろう。

しかし、交差結合トランジスタ１１．１２のコレクタ及
び行選択線１６から接地まで、また交差結合トランジス
タ１１．１２のベース−エミッタ間の個有の容量は、待
機電流源、トランジスタ２２と共に放電する場合、この
セル転移金運くさせる。

この下向転移（ｔｒａｎｓｉｉｉｏ％）の速度全増加す
るための以前から知られている試みは１行選択線１６と
ＭＩＮ加速放電トランジス゛り２６のコレクタの間に結
合されるダイオード２５の追加を含む。トランジスタ２
６は、エミッタを抵抗２７によシ接地に結合させ、ベー
スをバイアス電圧ＶｍＢ’を受けるのに適合させる。ダ
イオード２８ニ、電流ドレイン線１３　トＮＰＮ　）ラ
ンジスタ２９のコレクタの間に結合サレる。トランジス
タ２９は、エミッタを抵抗３１により接地に接続させ、
ベースをバイアス電圧Ｖｎｎ　ｋ受けるのに適用させる
。行セレクト線１６及び電流ドレイン線１３の電圧が下
向きに転移（ｔｒｍｓ−ａｉＬｔｏ％）すれは′；トラ
ンジスタ２６．２９は、固有セル容量（キャパシタンス
）から貯えられた電荷を除去することを助力することに
より、この下向転移（ｔｒａｎｓｉｔｉｏｎ　）’を加
速する。

トランジスタ２６．２９の電流は、各個の記憶セルの電
流の何倍にもなる。これらの電流は、特定の行に対し図
示されない回路によシ一定方向に進められるダイオード
論理でア夛、他の行が選択され。

行の選択されない下降電圧を超えるまで、その放電を助
ける。上昇するセルが、セルの遅い完全な切り離しく非
選択ｅ　ｄａａａＬｕｔ　）ｔ−生ずる電流會拾い上げ
るから、下降の速度（デαｔａ）はセル転換（ａｗｉｔ
ａｈｏｖａデＪにおいて減少する。

第２図全参照するに、トランジスタ１９のベースに対す
る正転移（ｔｒａｓａｔｔｔｏ諮蕗ｇ）選択信号Ｖａに
応する１行選択線１６上の電圧が上昇（５ｐｐａｒ　）
移行する波形５２が図示されて−る。波形３３は、トラ
ンジスタ１９のベースに対する負転移（ｔｒａＭｔｔイ
Ｏｓ（ｓｇ　）選択信号Ｖ８に応する９行選択線１６上
の電圧が下方（ｄｏｕＨｘＬｒｄ　）移行する波形全図
示する。波形３２゜３５の交差点３４において、波形３
５の下降率は。

印象的に漸減している。点線波形６５は、よシ望ましい
バスを示している。

第５図を参照するに１本発明の好まし一実施例は、コレ
クタを相互のベースに交差結合させ、また行選択線４６
にそれぞれ抵抗４４．４５によ多接続させた１対の交差
結合マルチ・エミッタ・トランク１：、ｐ　４１．４２
　全含む。各トランジスタ４１．４２の第１エミツタは
、待機電流ドレイン線４６に接続される。トランジスタ
４１の第２エミツタはピッＤｉ４７に接続され、トラン
ジスタ４２の第２エミツタはビット線４８に接続される
。

抵抗４４．４５は、単に実施例として示したものである
。ダイオード全抵抗４４　、４５と置換してもよく。

また抵抗とダイオードを並列に配置してもよい。

他の代案ハ、トランジスタ４１　、４２のコレクタと行
選択＊４５の間に接続されるトランジスタも含むであろ
うへ 第１図の前述したメモリアレイにおける如く。

多数の記憶セルが１行選択線４３と電流ドレイン線４６
の間に実際に接続されるであろう。この多数の記憶セル
は１行選択線４３及び電流ドレイン線４６に対する点線
によシ表わされる。

ＮＰＮ行ドライバ・トランジスタ４９は、エミッタを行
選択線４３に接続させ、コレクタを基準電圧線５１に接
続させ、ベースを選択信号Ｖａ　’に受けるのに適合さ
せる。ＮＰＮトランジスタ５２ハ、コレクタを基準電圧
ｉｓ１に接続させ、ベースをセレクト信号Ｖａ　ｋ受け
るのに適合させる。トランジスタ５２のエミッタは、抵
抗５４によりトランジスタ５３のコレクタに結合され、
また抵抗５５′ｔ″介しトランジスタ５３のベースに接
続される。トランジスタ５３のエミッタは、ＰＮＰトラ
ンジスタ５６のエミッタに接続される。トランジスタ５
６０ベースとコレクタｉｊ、、共に、ＰＮＰトランジス
タ５７０ベースに接続され、電流源５８によシ接地に接
続される。トランジスタ５７のコレクタは、また接地に
接続される。

トランジスタ５５及び抵抗５４．５５は、１／！セルを
構成し、トランジスタ４１　、４２及び抵抗４４．４５
よシなる記憶セルの電流と殆んど同様な電流を引き出す
であろう。Ａセルと記憶セルは、どのような形式でもよ
い。主たる要件は９両者の電流がはげ同一であることで
るる。トランジスタ５６．５７は整合され、はぼ同一電
流を流すでおろう。電流源５８は全デバイスの電流レベ
ルを設定する。

負又は下方に転移する選択信号Ｖ８が、トランクｙ＜　
、５１４９．５２　ノベースに印加される場合、トラン
ジスタ４９．５２はターンオフするであろう。電流源５
８はトランジスタ５６．５７　ｉ介して接続（ｐｕｌｌ
　ｄｏｓｒｍ　）されるてあらう。トランジスタ５７は
、βと乗算された電流ｚｌ有する行記憶セルを介して接
続（％ＪＪｄａｗｎ　）されるでめらう。

第４図を参照するに１本発明の第２実施例は。

夫々、コレクタを相互のベースに交差結合させ。

また抵抗６４．４５により行選択ａ　６３　Ｋ接続させ
た１対の交差結合マルチ・工くツタ・トランジスタ６１
　、６２よシなる。各トランジスタ６１　、６２　（Ｄ
第１　、：ｃミッタは、待機電流ドレイン＠６６に接続
される。

トランジスタ６１　（Ｄ第２エミッタ拭ビット線６７に
接続され、トランジスタ６２の第２エミツタはビット線
６８に接続される。第５図に図示され、前記に検討され
た記憶セルと同様に、第４図のこの記憶セルはどのよう
な形式の記憶セルでもよく９列選択線にもｔた接続され
るであろう。更に、実際には多数の記憶セルは１選択１
１！６３と電流ドレイン線６６の間に接続される。この
多数の記憶セルは１行選択線６３と電流ドレイン線６６
に対する点線によシ弐わされる。

ＮＰＮ　行ドライバ・トランジスタ６９は、エミッタを
行選択線６３に接続させ、コレクタを基準電圧線７１に
接続させ、ベースを選択信号Ｖａ　ｆ受けるのに適合さ
せる。ＮＰＮ　）ランジスタフ２ハ、コレクタ金基準電
圧線７１に接続させ、ベースを選択信号Ｖａ　ｔ−受け
るのに適合させる。トラ／ジスタフ２のエミッタｔ４．
ｐｙｐトランジスタ７３のエミッタに接続される。トラ
ンジスタ７３のベース、コレクタは、ともＶＣ，ｐｙｐ
トランジスタ７４０ペース。

コンデンサ７５の１端子に接続され、夫々抵抗７７゜７
８によ、！ｌ）　ＮＰＮ　）ランジスタフ６のベース及
びコレクタに結合される。トランジスタ７６のエミッタ
は。

コンデンサ７５の他の端子及びＰＮＰ　トランジスタ７
９のベースに接続され、電流源８１を介し接地に接続さ
れる。トランジスタ７４．７９のコｖりｐＢ。

接地に接続される。トランジスタ７６及び抵抗７７゜７
８は、１／２セルｆｔ４１１成し、トランジスタ６１　
、６２及び抵抗６４．６５よシなる記憶セルの電流と＃
′！！は同一の電流を引き出す。トランジスタ７５．７
９は整合されており、相互に殆んど同一電流を引き出す
であろう。

負又は下向（ｄｏｗｎｍτｄ）に移行する選択信号Ｙ８
が、トランジスタ６９．７２のベースに印加されれば。

両トランジスタはターンオフするであろう。電流源８１
はトランジスタ７３．７４．７９のベースを介して接続
（％１１−ｄｏｗ％）される。次に、トランジスタ７９
は、待機電流ドレイン線６６ｔ″介して記憶セルのあら
ゆる電荷？除去するでおろう。トランジスタ７４は９選
択線６３に現われるいがなる電荷も除去することを助力
すス−トラ、ン・ψズ麿７Ｊ　７０１＋　力１ｒ力夏で
必ル、βによシ引き出される電流を増倍し、それによシ
放電速度を改善するであらう。

今までに、記憶セル用の改良された交流過渡（ｔデａｎ
ａｉａｓｔ　）ドライバが提供されたととは、理解さる
べきである。この過渡（ｔデａｓａｈｓｔ　）ドライバ
は。

電力の増加要件の必妥なしに記憶セルの固有蓄積容：１
ｉｌｉ：電荷を除去する。

【図面の簡単な説明】

第１図れ９行選択構成における代表的バイポーラ記憶セ
ルの概略図でおる。 ！２ｍは、第１図の記憶セルの選択（ａｍｌｅａｔｔｏ
＊　）及び非選択（ｄａａａｌａａｔｉａｓ　）　ｆ図
示するグラフである。 第３図は１本発明の第１実施例の概略図である。 第４図は９本発明の第２実施例の概略図である。 第３図において。 ４３は行選択（セレクト）線 ４６は待機ｉＩｔ流ドレイン線 ４１　、４２は交差結合マルチ・エミッタトランジスタ ＡＱｌｒす　ｋｒＤｋｒ　ｔ；　Ｌ’　４　／　＋！　
−ｔ　ｗ　、−、＋、−−５２はＮＰＮ　）ランジスタ ５３はトランジスタ ５８は電流源 特許出願人　モトローラ・インコーボレーテツド代理人
　弁理士　玉　蟲　久　五　部 Ｆ’ＩＣ，１ 一→−６ ■ 「

Claims (1)

1. 【特許請求の範囲】 １、礪択線；電流ドレイン線；前記選択線と前記電流ド
   レイン線の間に結合された多数の記憶セル；前記選択線
   に結合され、前記多数の記憶セルに電流を供給する手段
   ； 前記電流ドレイン線に結合され、エミッタを前記電流ド
   レイン線に結合させる第１　ＰＮＰ　）ランジスタを具
   えるメモリセルの下向の電圧転移を増大する手段；を具
   備し、転移の間、前記多数の記憶セルから流出される電
   流は、前記第１ＰＮＰ　）ランジスタのβによシ増倍さ
   れることを特徴とする記憶セル回路。 Ｚ　前記下向の転移全増大する手段は、前記第１ＰＮＰ
   　）ランジスタのベースに結合され、前記多数のメモリ
   セルから流出される電流レベルを設定する手段、を更に
   具える前記特許請求の範囲第１項記載の記憶セル回路。 五　前記下向の転移を増大する手段は、エミッタを前記
   選択線に結合させる第２　ＰＮＰ　）ランジスタを具え
   、転移の間、電流は前記選択線よｐ流出され、前記第２
   　ＰＮＰ　）ランジスタのβによル増倍される前記特許
   請求の範囲第１項記載の記憶セル回路。