JPS60143661A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60143661A JPS60143661A JP59189813A JP18981384A JPS60143661A JP S60143661 A JPS60143661 A JP S60143661A JP 59189813 A JP59189813 A JP 59189813A JP 18981384 A JP18981384 A JP 18981384A JP S60143661 A JPS60143661 A JP S60143661A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- layer
- semiconductor
- conductor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/20—Conductive package substrates serving as an interconnection, e.g. metal plates
- H10W70/24—Conductive package substrates serving as an interconnection, e.g. metal plates characterised by materials
- H10W70/26—Semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/914—Polysilicon containing oxygen, nitrogen, or carbon, e.g. sipos
Landscapes
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、導体細条を有する導体装置が第１主表面に設
けられている珪素の半導体本体を具える半導体装置であ
って、前記の導体細条は互いに離間されているとともに
互いに反対導電型の珪素を有し且つ互いに導電的に接続
されている半導体装置に関するものである。
けられている珪素の半導体本体を具える半導体装置であ
って、前記の導体細条は互いに離間されているとともに
互いに反対導電型の珪素を有し且つ互いに導電的に接続
されている半導体装置に関するものである。
特に実装密度を高める為に、集積回路の構成素子の寸法
を減少する目的で、自己整合技術がますます用いられる
ようになっている。これらの技術では、特に多結晶半導
体材料、更に特に多結晶珪素がますます用いられるよう
になっている。この場合、多結晶珪素細条の一部は、適
当な方法でドーピングされた後に下側の半導体材料に対
するドーピング源としても作用する。しかし、１つの多
結晶導体細条内に互いに異なるドーパントを与え、これ
により互いに異なる導電型の領域を下側の半導体本体内
に形成する場合があり、従って導体細条内に不所望なｐ
ｎ接合を形成してしまうおぞれがある。
を減少する目的で、自己整合技術がますます用いられる
ようになっている。これらの技術では、特に多結晶半導
体材料、更に特に多結晶珪素がますます用いられるよう
になっている。この場合、多結晶珪素細条の一部は、適
当な方法でドーピングされた後に下側の半導体材料に対
するドーピング源としても作用する。しかし、１つの多
結晶導体細条内に互いに異なるドーパントを与え、これ
により互いに異なる導電型の領域を下側の半導体本体内
に形成する場合があり、従って導体細条内に不所望なｐ
ｎ接合を形成してしまうおぞれがある。
このような不所望なｐｎ接合は、互いに反対の導電型に
ドーピングされた細条間に設けた導電材料の細長片の形
態の導電接続により短絡しうる。この問題の解決策は、
使用する技術に依存して種々提案されている。上述した
導電材料はｐｎ接合上に金属細長片を設けることにより
、或いはｐｎ接合の両側で珪素を珪化物化することによ
り後に設置ノることができる（例えば１９８３年７月１
８日に公３− 間されたオランダ国特許出願第８１０５９２０号〈特開
昭５８−１３９４６８号に対応〉明細書および特開昭５
６−９４６７１号明細書を参照）。
ドーピングされた細条間に設けた導電材料の細長片の形
態の導電接続により短絡しうる。この問題の解決策は、
使用する技術に依存して種々提案されている。上述した
導電材料はｐｎ接合上に金属細長片を設けることにより
、或いはｐｎ接合の両側で珪素を珪化物化することによ
り後に設置ノることができる（例えば１９８３年７月１
８日に公３− 間されたオランダ国特許出願第８１０５９２０号〈特開
昭５８−１３９４６８号に対応〉明細書および特開昭５
６−９４６７１号明細書を参照）。
前述した種類の半導体装置は、１９８３年７月１日に公
開されたオランダ国特許出願第８１０５５５９号（特開
昭５８−１０７６３７号に対応）明細書に開示されてお
り既知である。このオランダ国特許出願明細書に開示さ
れている半導体装置では、多結晶珪素より成り、互いに
反対の導電型にドーピングされており、互いに接続すべ
き細条がある距離だけ互いに離間しており、また一般に
酸化物が充填された溝により互いに分離されている。
開されたオランダ国特許出願第８１０５５５９号（特開
昭５８−１０７６３７号に対応）明細書に開示されてお
り既知である。このオランダ国特許出願明細書に開示さ
れている半導体装置では、多結晶珪素より成り、互いに
反対の導電型にドーピングされており、互いに接続すべ
き細条がある距離だけ互いに離間しており、また一般に
酸化物が充填された溝により互いに分離されている。
上記のオランダ国特許出願第８１０５５５９号明細書で
は、上述した細条の２つの領域が、溝の領域に予め設け
た導電材料の層により互いに短絡されている（例えばこ
のオランダ国特許出願（特開昭５８−１０７６３７号）
の第３９〜４５図を参照としかし実際には処理を一層簡
単とする為に、このような導電材料より成る接続部はむ
しろ後に、４− 好ましくは伯の導体細条や、金属化接点や、例えば下側
の珪素とでショットキダイオードを形成する金属と一緒
に設けられる。
は、上述した細条の２つの領域が、溝の領域に予め設け
た導電材料の層により互いに短絡されている（例えばこ
のオランダ国特許出願（特開昭５８−１０７６３７号）
の第３９〜４５図を参照としかし実際には処理を一層簡
単とする為に、このような導電材料より成る接続部はむ
しろ後に、４− 好ましくは伯の導体細条や、金属化接点や、例えば下側
の珪素とでショットキダイオードを形成する金属と一緒
に設けられる。
本発明は、導体細条を有する導体装置が第１主表面に設
けられている珪素の半導体本体を具える半導体装置であ
って、前記の導体細条は互いに離間されているとともに
互いに反対導電型の珪素を有し且つ互いに導電的に接続
されている半導体装置において、前記の導体細条は少く
とも前記の導電接続の領域で半導体表面上に位置し且つ
金属珪化物の層により互いに接続されており、この金属
珪化物の層は前記導体細条間で半導体表面上に位置し且
つこれら導体細条の一部と接触していることを特徴とす
る。
けられている珪素の半導体本体を具える半導体装置であ
って、前記の導体細条は互いに離間されているとともに
互いに反対導電型の珪素を有し且つ互いに導電的に接続
されている半導体装置において、前記の導体細条は少く
とも前記の導電接続の領域で半導体表面上に位置し且つ
金属珪化物の層により互いに接続されており、この金属
珪化物の層は前記導体細条間で半導体表面上に位置し且
つこれら導体細条の一部と接触していることを特徴とす
る。
本発明は、所定の分野、特に極めて小型のメモリセルを
製造する分野においては、下側の半導体領域の機能がこ
の半導体領域とは反対の導電型の部分的なドーピングに
より影響を受けることなく、前記の導電接続を行なう層
を半導体表面上に直接位置せしめうるという事実の認識
を基に成したものである。
製造する分野においては、下側の半導体領域の機能がこ
の半導体領域とは反対の導電型の部分的なドーピングに
より影響を受けることなく、前記の導電接続を行なう層
を半導体表面上に直接位置せしめうるという事実の認識
を基に成したものである。
本発明は更に、本発明による前述した構成（単結晶珪素
上の多結晶珪素）は珪化物化により短絡を得るのに極め
て適している（その理由はこのような金属珪化物は多結
晶珪素の２つの領域とその中間の単結晶珪素との双方に
満足に固着し、これらの領域とで良導電接続を達成する
為である）という事実の認識を基に成したものである。
上の多結晶珪素）は珪化物化により短絡を得るのに極め
て適している（その理由はこのような金属珪化物は多結
晶珪素の２つの領域とその中間の単結晶珪素との双方に
満足に固着し、これらの領域とで良導電接続を達成する
為である）という事実の認識を基に成したものである。
その結果、導電接続を所望に応じ完全に自己整合的に達
成しうる。本発明装置の実施例では、前記の導体細条は
前記の導電接続の領域で接点窓を有する酸化物層で被覆
されており、前記の金属珪化物は上記の接点窓内にのみ
位置しているようにするのが好ましい。
成しうる。本発明装置の実施例では、前記の導体細条は
前記の導電接続の領域で接点窓を有する酸化物層で被覆
されており、前記の金属珪化物は上記の接点窓内にのみ
位置しているようにするのが好ましい。
図面につき本発明を説明する。
図面は線図的なものであり、各部の寸法は実際のものに
正比例するものではなく、断面図において特に厚さ方向
の寸法を誇張して示した。同一導電型の半導体区域は一
般に同一方向の斜線を付して示してあり、各温間で対応
する部分には一般に同一符号を付しである。
正比例するものではなく、断面図において特に厚さ方向
の寸法を誇張して示した。同一導電型の半導体区域は一
般に同一方向の斜線を付して示してあり、各温間で対応
する部分には一般に同一符号を付しである。
第１〜４図のメモリセルは半導体本体１を有し、この半
導体本体はその主表面２に、交差結合された２つのｎｐ
ｎ トランジスタ２５．２？を有し、これらトランジス
タのエミッタ１ｇ、 １１は互いに接続されているとと
もに第１ワードライン２７に接続されており、トランジ
スタ２５のコレクタはトランジスタ＊ ２５のベースに接続され、トランジスタ２５のコレクタ
はトランジスタ２５のベースに接続されている。
導体本体はその主表面２に、交差結合された２つのｎｐ
ｎ トランジスタ２５．２？を有し、これらトランジス
タのエミッタ１ｇ、 １１は互いに接続されているとと
もに第１ワードライン２７に接続されており、トランジ
スタ２５のコレクタはトランジスタ＊ ２５のベースに接続され、トランジスタ２５のコレクタ
はトランジスタ２５のベースに接続されている。
負荷はｐｎρトランジスタ２０．２０を以って構成され
、これらトランジスタのエミッタ１５．１５は第２ワー
ドライン２８に接続され、ベース（１ｅ、 １ｒ）およ
びコレクタ（１７，１７）は同時に交差結合トランジス
タ２５．２ｒのコレクタおよびベースをそれぞれ構成す
る。交差結合トランジスタは更に第２のエミッタ１９．
１ｔｈそれぞれ有しており、これらエミッタは情報の書
込み或いは読出しを行ないうるビットライン２９．２ｒ
にそれぞれ接続されている。
、これらトランジスタのエミッタ１５．１５は第２ワー
ドライン２８に接続され、ベース（１ｅ、 １ｒ）およ
びコレクタ（１７，１７）は同時に交差結合トランジス
タ２５．２ｒのコレクタおよびベースをそれぞれ構成す
る。交差結合トランジスタは更に第２のエミッタ１９．
１ｔｈそれぞれ有しており、これらエミッタは情報の書
込み或いは読出しを行ないうるビットライン２９．２ｒ
にそれぞれ接続されている。
トランジスタ２０．２ｉ、 ２５．２ｒが形成される活
性領域は埋設酸化物層３により互いに絶縁させる。
性領域は埋設酸化物層３により互いに絶縁させる。
７−
これら活性領域の境界を第１図の平面図で一点鎖線１１
．１２．１３．１４で示す。半導体本体はｐ型基板４を
有し、この上にｎ型のエピタキシアル層５が成長されて
いる。コレクタ直列抵抗値を減少させる為に、半導体装
置には更に埋込み層６を設け、これら埋込み層は所望の
領域で埋設酸化物層の下側を通過させる。埋込み層６が
活性領域１１．１３の外部で埋設酸化物層３の下側に延
在している領域を第１図に破線で示す。ｎ型導電性の多
結晶珪素細条７およびｎ型導電性の多結晶珪素細条８の
パターンと金属化パターン９とは表面２上に延在する。
．１２．１３．１４で示す。半導体本体はｐ型基板４を
有し、この上にｎ型のエピタキシアル層５が成長されて
いる。コレクタ直列抵抗値を減少させる為に、半導体装
置には更に埋込み層６を設け、これら埋込み層は所望の
領域で埋設酸化物層の下側を通過させる。埋込み層６が
活性領域１１．１３の外部で埋設酸化物層３の下側に延
在している領域を第１図に破線で示す。ｎ型導電性の多
結晶珪素細条７およびｎ型導電性の多結晶珪素細条８の
パターンと金属化パターン９とは表面２上に延在する。
必要な個所では、互いに反対導電型の多結晶珪素細条を
、例えば酸化珪素より成る電気絶縁層１０により互いに
分離させる。この電気絶縁層１０は導体細条９を多結晶
珪素からも絶縁し、他の領域では保護層として作用する
。
、例えば酸化珪素より成る電気絶縁層１０により互いに
分離させる。この電気絶縁層１０は導体細条９を多結晶
珪素からも絶縁し、他の領域では保護層として作用する
。
埋設酸化物層中の孔１１．１３の各々の中にはラテラル
ｐｎｐ ｔ−ランジスタ２０を形成し、ｐ型領域１５（
第２図参照）をエミッタとして作用させ、エピタキシア
ル層５の一部を形成するｎ導電型領域１６８− をベースとして作用させ、ｎ導電型領域１７をコレクタ
として作用させる。ｎ導電型領域１６は押込み層６およ
びエピタキシアル層５の一部と相俟ってｎｐｎ ｔ−ラ
ンジスタ２５のコレクタを構成し、このトランジスタ２
５のベースはｎ導電型領域１７を以って構成し、このト
ランジスタ２５には２つのエミッタ領域１８．１９を設
ける。ｎ導電型領域１７には更にｐ導電型接点区域２６
を設ける。
ｐｎｐ ｔ−ランジスタ２０を形成し、ｐ型領域１５（
第２図参照）をエミッタとして作用させ、エピタキシア
ル層５の一部を形成するｎ導電型領域１６８− をベースとして作用させ、ｎ導電型領域１７をコレクタ
として作用させる。ｎ導電型領域１６は押込み層６およ
びエピタキシアル層５の一部と相俟ってｎｐｎ ｔ−ラ
ンジスタ２５のコレクタを構成し、このトランジスタ２
５のベースはｎ導電型領域１７を以って構成し、このト
ランジスタ２５には２つのエミッタ領域１８．１９を設
ける。ｎ導電型領域１７には更にｐ導電型接点区域２６
を設ける。
メモリトランジスタ２５のベース区域１１と接触するｐ
型子結晶細条７と、このトランジスタと交差結合された
メモリトランジスタ２？のコレクタ信との間を導電的に
接続する為に、第１〜４図に示す半導体装置には埋設酸
化物層中の孔１２の領域において、ｐ型子結晶珪素細条
７と、孔１２内でｎ領域２２に接触する０型多結晶珪素
細条８との間の短絡部２１を設ける。ｐ型子結晶珪素細
条７は回路の作動に悪影響を及ぼさないｎ導電型領域２
３に接触させる。短絡部２１自体は例えば約５０ｎｉの
厚さの珪化白金の層を以って構成する。トランジスタ２
５のベース１７と、このトランジスタ２５に交差結合さ
れているトランジスタ２紬コレクタ１ｅとの間には、ｐ
型多結晶珪素細条７と、２つの多結晶珪素細条７゜８の
双方に接触する珪化白金２１と、これら細条７゜８間の
１ビタキシアル層の表面と、ｎ型区域２２゜５．６とを
経て低オーム抵抗接続が形成される。
型子結晶細条７と、このトランジスタと交差結合された
メモリトランジスタ２？のコレクタ信との間を導電的に
接続する為に、第１〜４図に示す半導体装置には埋設酸
化物層中の孔１２の領域において、ｐ型子結晶珪素細条
７と、孔１２内でｎ領域２２に接触する０型多結晶珪素
細条８との間の短絡部２１を設ける。ｐ型子結晶珪素細
条７は回路の作動に悪影響を及ぼさないｎ導電型領域２
３に接触させる。短絡部２１自体は例えば約５０ｎｉの
厚さの珪化白金の層を以って構成する。トランジスタ２
５のベース１７と、このトランジスタ２５に交差結合さ
れているトランジスタ２紬コレクタ１ｅとの間には、ｐ
型多結晶珪素細条７と、２つの多結晶珪素細条７゜８の
双方に接触する珪化白金２１と、これら細条７゜８間の
１ビタキシアル層の表面と、ｎ型区域２２゜５．６とを
経て低オーム抵抗接続が形成される。
埋設酸化物層中の孔１４の領域では、トランジスタ２６
ベースに接触するｐ型多結晶珪素細条７を０型多結晶珪
素細条８と、トランジスタ２５のコレクタの一部を形成
する埋込み領域６が延在する領域の中間露出半導体領域
とに同様な短絡部２１＊＠介して導電的に接続する。
ベースに接触するｐ型多結晶珪素細条７を０型多結晶珪
素細条８と、トランジスタ２５のコレクタの一部を形成
する埋込み領域６が延在する領域の中間露出半導体領域
とに同様な短絡部２１＊＠介して導電的に接続する。
わずかな距離だけ離間した多結晶珪素細条の上述した短
絡部２１は本発明により可能となるものである。その理
由は、その下側にある半導体領域の導電型は主として一
方の多結晶珪素細条の導電型を決定する不純物により決
定され、他方の多結晶細条から生じる不純物は電気回路
、本例の場合メモリ回路の短絡接点の実際の作用に影響
を及ぼさない為である。本例では、ワードラインおよび
ピッ］・ラインはアルミニウム細条９の形態で存在し、
これらアルミニウム細条は必要な個所で接点孔２４を経
て下側の多結晶珪素に接触する。
絡部２１は本発明により可能となるものである。その理
由は、その下側にある半導体領域の導電型は主として一
方の多結晶珪素細条の導電型を決定する不純物により決
定され、他方の多結晶細条から生じる不純物は電気回路
、本例の場合メモリ回路の短絡接点の実際の作用に影響
を及ぼさない為である。本例では、ワードラインおよび
ピッ］・ラインはアルミニウム細条９の形態で存在し、
これらアルミニウム細条は必要な個所で接点孔２４を経
て下側の多結晶珪素に接触する。
第１〜３図による半導体装置を製造する一方法を第５〜
９図につき説明する。これらの第５〜９図は第１図のＸ
Ｔ−ＸＩ検線上断面とし矢の方向に見た順次の製造工程
の断面図である。
９図につき説明する。これらの第５〜９図は第１図のＸ
Ｔ−ＸＩ検線上断面とし矢の方向に見た順次の製造工程
の断面図である。
出発材料は、トランジスタ２０．２５が形成される活性
領域を画成する埋設酸化物領域３を表面２に設けた半導
体本体１とＪる１、この半導体本体１は例えば、まず最
初ｐ型基板１内に即込み層６を設け、次に一般に既知の
技術ににリエビタキシアル層５を成長させ、その後に局
部酸化により所望領域に埋設酸化物領域３を形成するこ
とにより得られる。
領域を画成する埋設酸化物領域３を表面２に設けた半導
体本体１とＪる１、この半導体本体１は例えば、まず最
初ｐ型基板１内に即込み層６を設け、次に一般に既知の
技術ににリエビタキシアル層５を成長させ、その後に局
部酸化により所望領域に埋設酸化物領域３を形成するこ
とにより得られる。
半導体技術において一般に知られているｔｇ積法を用い
ることにより半導体本体１の表面２上に第１珪素層３１
と、その上にあり本例の場合窒化珪素より成る酸化防止
層３２と、その上にある酸化可能層３３、本例の場合第
２珪素層とを順次に堆積する。
ることにより半導体本体１の表面２上に第１珪素層３１
と、その上にあり本例の場合窒化珪素より成る酸化防止
層３２と、その上にある酸化可能層３３、本例の場合第
２珪素層とを順次に堆積する。
更に、層３２よりも厚く、本例の場合窒化珪素より１１
− 成る伯の酸化防１ト層３４を第２珪素層３３上に形成す
る。更に、窒化珪素層３２および３４と、これらに隣接
する珪素層３１および３３との間にはしばしば極めて薄
肉の酸化物層（図示せず）が設番プられることに注意す
る必要がある。本例の場合、層３１および３３はそれぞ
れ厚さが０．５μｍおよび０．３５μｍでドーピングを
殆んど行なわない多結晶珪素層とする。窒化物層３２お
よび３４の厚さはそれぞれ７５ｎｍおよび１５０ｎｌｌ
ｌとする。
− 成る伯の酸化防１ト層３４を第２珪素層３３上に形成す
る。更に、窒化珪素層３２および３４と、これらに隣接
する珪素層３１および３３との間にはしばしば極めて薄
肉の酸化物層（図示せず）が設番プられることに注意す
る必要がある。本例の場合、層３１および３３はそれぞ
れ厚さが０．５μｍおよび０．３５μｍでドーピングを
殆んど行なわない多結晶珪素層とする。窒化物層３２お
よび３４の厚さはそれぞれ７５ｎｍおよび１５０ｎｌｌ
ｌとする。
層３４および３３を順次にエツチングすることにより（
この処理ではフォトラッカーマスクをエツヂングマスク
どして用いることができる）、１ｉＪ３１の表面の一部
上で第２珪素層３３を除去する。これにより第５図に示
す形態が得られる。
この処理ではフォトラッカーマスクをエツヂングマスク
どして用いることができる）、１ｉＪ３１の表面の一部
上で第２珪素層３３を除去する。これにより第５図に示
す形態が得られる。
次に、酸化可能な珪素層３３の残存部分の縁部３５をそ
の厚さ全体に亘り酸化する。窒化珪素層３２および３４
はこれらの下側の珪素層３１および３３を酸化から保護
する。酸化縁部３５は本例の場合層０．９μｍの幅を右
する（第６図参照）。
の厚さ全体に亘り酸化する。窒化珪素層３２および３４
はこれらの下側の珪素層３１および３３を酸化から保護
する。酸化縁部３５は本例の場合層０．９μｍの幅を右
する（第６図参照）。
次に、第１の酸化防止層３２（場合に応じ設けら１２−
れたその下側の極めて薄肉の酸化物層をも含む）の非被
覆部分を除去する。この場合、窒化物層３４は部分的に
残る。その理由は、この窒化物層３４は窒化物ｍ３２よ
りも厚肉である為である。次に、酸化縁部３５をエツチ
ングにより除去し、その後に第１珪素層３１の露出部分
を酸素含有雰囲気中での加熱によりその厚さの一部に口
って酸化する。この場合層３３の縁部も同様に酸化され
る。これにより例えば０．１５μ和の厚さを有する熱酸
化層３６を形成する。もとの酸化縁部３５の領域では、
窒化物層３２の一部（約０．８μｍの幅）が非被覆状態
で残る（第７図参照）。
覆部分を除去する。この場合、窒化物層３４は部分的に
残る。その理由は、この窒化物層３４は窒化物ｍ３２よ
りも厚肉である為である。次に、酸化縁部３５をエツチ
ングにより除去し、その後に第１珪素層３１の露出部分
を酸素含有雰囲気中での加熱によりその厚さの一部に口
って酸化する。この場合層３３の縁部も同様に酸化され
る。これにより例えば０．１５μ和の厚さを有する熱酸
化層３６を形成する。もとの酸化縁部３５の領域では、
窒化物層３２の一部（約０．８μｍの幅）が非被覆状態
で残る（第７図参照）。
次に、第２の酸化防止層３４ど、酸化防止層３２のうち
酸化縁部３５の除去により露出された部分とをエツチン
グにより順次に除去する。次に、多結晶珪素層３３をエ
ツチングにより除去する。この処理では層３１の露出多
結晶珪素の領域でこの層３１に溝３８もエツチングによ
り形成される。これにより第８図に示す形態が得られる
。次に、溝３８内に酸化物層４０を熱酸化により形成す
る（第９図参照）。
酸化縁部３５の除去により露出された部分とをエツチン
グにより順次に除去する。次に、多結晶珪素層３３をエ
ツチングにより除去する。この処理では層３１の露出多
結晶珪素の領域でこの層３１に溝３８もエツチングによ
り形成される。これにより第８図に示す形態が得られる
。次に、溝３８内に酸化物層４０を熱酸化により形成す
る（第９図参照）。
この場合、残存する窒化物層３２の下に位置する多結晶
珪素層３１の部分はこの熱酸化から保護される。
珪素層３１の部分はこの熱酸化から保護される。
次に、層３２のこの残存部分を、形成すべきコレクタ接
点領域の区域でエツチングにより選択的に除去し、例え
ば燐を用いたドナーのイオン注入或いは拡散を行なう。
点領域の区域でエツチングにより選択的に除去し、例え
ば燐を用いたドナーのイオン注入或いは拡散を行なう。
これにより珪素層３１の非被覆部分８をｎ型の高ドーピ
ング濃度とする。燐のイオン注入を行なう場合には、層
３２を存在させたままこのイオン注入を行なうこともで
きる。このドーピングと関連する熱処理中、また後の熱
酸化による酸化物の形成中にも層８からその下側の半導
体本体中に砒素が拡散され、ｎ型コレクタ接点区域２２
が形成される（第１０図参照）。
ング濃度とする。燐のイオン注入を行なう場合には、層
３２を存在させたままこのイオン注入を行なうこともで
きる。このドーピングと関連する熱処理中、また後の熱
酸化による酸化物の形成中にも層８からその下側の半導
体本体中に砒素が拡散され、ｎ型コレクタ接点区域２２
が形成される（第１０図参照）。
トランジスタや他の半導体素子を形成する為には、第５
図に示す工程が得られた後、珪素層３１のうちｍ３３の
下側に位置しない部分にアクセプタ、例えば硼素をドー
ピングする。このドーピングは第５図に示す工程および
第６図に示す工程の双方でのイオン注入（このイオン注
入は窒化物層３２を経て行なうことができる）により、
また第６図に示す工程の直前での拡散により達成するこ
とができる。このようにして得た層３１の多量にドーピ
ングされたｐｓ電型部分７はｐ導電型区域２３．１５お
よび１１上に良好なオーム抵抗接点を形成すると同時に
区域２３．１５や、ｐ型代−ス区域１７の為のベース接
点区域２６に対する拡散源として作用する。第２珪素層
３３およびその酸化縁部３５はこのドーピング中マスク
として作用する。
図に示す工程が得られた後、珪素層３１のうちｍ３３の
下側に位置しない部分にアクセプタ、例えば硼素をドー
ピングする。このドーピングは第５図に示す工程および
第６図に示す工程の双方でのイオン注入（このイオン注
入は窒化物層３２を経て行なうことができる）により、
また第６図に示す工程の直前での拡散により達成するこ
とができる。このようにして得た層３１の多量にドーピ
ングされたｐｓ電型部分７はｐ導電型区域２３．１５お
よび１１上に良好なオーム抵抗接点を形成すると同時に
区域２３．１５や、ｐ型代−ス区域１７の為のベース接
点区域２６に対する拡散源として作用する。第２珪素層
３３およびその酸化縁部３５はこのドーピング中マスク
として作用する。
コレクタ接点領域を設けた後、層３１の露出部分を熱酸
化により酸化物層１０で被覆する。ｎｐｎ トランジス
タの丁ミッタ領域１８． Ｈｌの区域では、Ｒ終的に窒
化物層３２の残存部分を除去し、その後にこれらの区域
に真性ベース１７とエミッタ領域１８．１９とを硼素の
イオン注入とその侵の砒素のイオン注入とによりそれぞ
れ形成する。上述した方法或いはその変形の他の詳細に
関しては、前記のオランダ国特許出願第８１０５５５９
号（特開昭５８−１０７６３７号）明ｍ書を参照しうる
。
化により酸化物層１０で被覆する。ｎｐｎ トランジス
タの丁ミッタ領域１８． Ｈｌの区域では、Ｒ終的に窒
化物層３２の残存部分を除去し、その後にこれらの区域
に真性ベース１７とエミッタ領域１８．１９とを硼素の
イオン注入とその侵の砒素のイオン注入とによりそれぞ
れ形成する。上述した方法或いはその変形の他の詳細に
関しては、前記のオランダ国特許出願第８１０５５５９
号（特開昭５８−１０７６３７号）明ｍ書を参照しうる
。
短絡部を設ける為に、溝３８の領域で酸化物層１０内に
接点窓３９を形成する。この接点窓内には、溝１５− ３８内で露出した半導体本体の表面２と、多結晶珪素細
条７．３１および８，３１とを珪化物化することにより
形成する。
接点窓３９を形成する。この接点窓内には、溝１５− ３８内で露出した半導体本体の表面２と、多結晶珪素細
条７．３１および８，３１とを珪化物化することにより
形成する。
この目的の為に、半導体本体を金属層、この場合白金で
被覆し、次にこの白金が珪素と接触している領域でこの
白金を加熱により珪化白金に変換する。次に、酸化物層
１０上に残った白金をエツチングにより除去する。これ
により、珪化白金が接点窓３９内に自己整合的に形成さ
れる（第１１図参照と所望に応じ、珪素１３が露出して
いる他の領域に、前記の短絡部２１と同時に珪化白金の
接点を被着し、これらの接点が例えば下側の珪素と相俟
ってショットキダイオードを形成するようにすることが
できる。
被覆し、次にこの白金が珪素と接触している領域でこの
白金を加熱により珪化白金に変換する。次に、酸化物層
１０上に残った白金をエツチングにより除去する。これ
により、珪化白金が接点窓３９内に自己整合的に形成さ
れる（第１１図参照と所望に応じ、珪素１３が露出して
いる他の領域に、前記の短絡部２１と同時に珪化白金の
接点を被着し、これらの接点が例えば下側の珪素と相俟
ってショットキダイオードを形成するようにすることが
できる。
同時に、酸化物層１０の他の接点孔（窓）２４内に珪化
白金を形成し、その後に表面をアルミニウム層で被覆し
、このアルミニウム層から金属化パターン９を写真食刻
的に形成する。これにより第１〜３図に示す装置が得ら
れる。所望に応じ、導体細条７．８．９に外部接続導体
を設けることがで１６− きる。
白金を形成し、その後に表面をアルミニウム層で被覆し
、このアルミニウム層から金属化パターン９を写真食刻
的に形成する。これにより第１〜３図に示す装置が得ら
れる。所望に応じ、導体細条７．８．９に外部接続導体
を設けることがで１６− きる。
本発明は上述した例のみに限定されないこと勿論である
。例えば酸□化可能層３１．３３に対してはアルミニウ
ム、ハフニウム或いはジルコンのような他の酸化可能材
料を選択することができる。また、特開昭５４−１５４
９６６月明ｍ書或いは文献“Ｉ、 Ｅ、 Ｅ、 Ｅ、
、Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ３ｔａｔｅ Ｃ１
ｒｃｕｉｔｓ ” 、 ＶＯｌ、 ＳＣ−１７，ＮＯ。
。例えば酸□化可能層３１．３３に対してはアルミニウ
ム、ハフニウム或いはジルコンのような他の酸化可能材
料を選択することができる。また、特開昭５４−１５４
９６６月明ｍ書或いは文献“Ｉ、 Ｅ、 Ｅ、 Ｅ、
、Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ３ｔａｔｅ Ｃ１
ｒｃｕｉｔｓ ” 、 ＶＯｌ、 ＳＣ−１７，ＮＯ。
５ 、 Ｑｃｔｏｂｅｒｌ ９８２の第９２５〜９３１
頁の章” １．２５ ｔｌｍ ＱＯｅｐ −Ｇｒｏｏｖ
ｅ −１５ｏｌａｔｅｄＳｅｌｆ −Ａｌｉａｎｅｄ
Ｂｉｐｏｌａｒ Ｃ１ｒｃ旧ｔｓ ”（Ｄ、Ｄ、Ｔａｎ
ｏ氏等七）に開示されている場合のように、前述した短
絡部は、豆いに反対導電型の２つの半導体細条をわずか
な相対性ｇｉｌｌ（１μｍ程度或いはそれよりも短い）
で形成する仙の方法により形成することもできる。
頁の章” １．２５ ｔｌｍ ＱＯｅｐ −Ｇｒｏｏｖ
ｅ −１５ｏｌａｔｅｄＳｅｌｆ −Ａｌｉａｎｅｄ
Ｂｉｐｏｌａｒ Ｃ１ｒｃ旧ｔｓ ”（Ｄ、Ｄ、Ｔａｎ
ｏ氏等七）に開示されている場合のように、前述した短
絡部は、豆いに反対導電型の２つの半導体細条をわずか
な相対性ｇｉｌｌ（１μｍ程度或いはそれよりも短い）
で形成する仙の方法により形成することもできる。
この場合、Ｕいに部分的に重なる２つｂ多結晶珪素層を
分離する薄肉酸化物をエツチングにより半導体本体まで
下方に除去し、その後に半導体本体上および多結晶珪素
層の一部上に金属珪化物を形成する。しかしこのような
方法で生じるエツチング残留物の除去の困難性を回避す
る為には、実施例に示される方法におけるように出発材
料を単一の多結晶珪素層とする方法から出発するのが好
ましい。この点は例えば、文献“ｐ ｒｏｃｅｅｄｉｎ
ｇｓｏｒ ｔｌ＋ｅ ｒ、 ［、Ｅ、 Ｅ、Ｉ ｎｔｅ
ｒｎａｔｉｏｎａｌＳｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃ
ｕｉｔｓ Ｃｏｒｆｅｒｅｎｃｅ”。
分離する薄肉酸化物をエツチングにより半導体本体まで
下方に除去し、その後に半導体本体上および多結晶珪素
層の一部上に金属珪化物を形成する。しかしこのような
方法で生じるエツチング残留物の除去の困難性を回避す
る為には、実施例に示される方法におけるように出発材
料を単一の多結晶珪素層とする方法から出発するのが好
ましい。この点は例えば、文献“ｐ ｒｏｃｅｅｄｉｎ
ｇｓｏｒ ｔｌ＋ｅ ｒ、 ［、Ｅ、 Ｅ、Ｉ ｎｔｅ
ｒｎａｔｉｏｎａｌＳｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃ
ｕｉｔｓ Ｃｏｒｆｅｒｅｎｃｅ”。
Ｆｅｂｒｕａｒｙ １９８１ 、 ｌ１ｌ）、２１６−
２１７或いは”Ｉ、 Ｅ、Ｅ、 Ｅ、Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄＳ ｔａｔｅ Ｃ１ｒｃｕｉｔｓ”
、 Ｖｏｌ、 ５Ｃ−１６，Ｎｏ 。
２１７或いは”Ｉ、 Ｅ、Ｅ、 Ｅ、Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄＳ ｔａｔｅ Ｃ１ｒｃｕｉｔｓ”
、 Ｖｏｌ、 ５Ｃ−１６，Ｎｏ 。
５ 、 □ｃｔｏｂｅｒｌ ９８１の第４２４〜４２９
頁の章”Ａ３−ｎ５ １−ｋ ＢＩＴ ＲＡＭ ＵＳｉ
ｎｇ ３ｕｐｅｒ−Ｓ ｅｌｆ −Ａ ｌ ｉｇｎｅｄ
Ｐ ｒｏｃｅｓｓ Ｔ ｅｃｈｎｏｌｏｇｙ”（Ｔ、
５ａｋａｉ氏等著）に開示されている。
頁の章”Ａ３−ｎ５ １−ｋ ＢＩＴ ＲＡＭ ＵＳｉ
ｎｇ ３ｕｐｅｒ−Ｓ ｅｌｆ −Ａ ｌ ｉｇｎｅｄ
Ｐ ｒｏｃｅｓｓ Ｔ ｅｃｈｎｏｌｏｇｙ”（Ｔ、
５ａｋａｉ氏等著）に開示されている。
第１図は、本発明にＪ：る半導体装置の一例を示す平面
図、 第２図は、第１図の１［−１１線上を断面とし矢の方向
に見た断面図、 第３図は、屈曲点を矢印５０で示す第１図のｍ−■線上
を断面とする断面図、 第４図は、第１図の装置の電気回路を示す線図、第５〜
１１図は、第１図のＸＩ−ＸＩ線上を断面とし、第１〜
４図による装置の順次の製造工程を示す断面図である。 １・・・半導体本体 ２・・・主表面 ３・・・埋設酸化物層 ４・・・基板 ５・・・エピタキシアル層 ６・・・埋込み層 ７．８・・・多結晶珪素細条９・・
・金属化パターン（導体細条） １０・・・電気絶縁層 １１〜１４・・・活性領域１５
・・・ｐ導電型領域 １６・・・ｎ導電型領域１７・・
・ｐ導電型領域 ｉｏ、 １９・・・２５のエミッタ２
０．２σ・・・ｐｏｐ トランジスタ２１、２ｒ・・・
短絡部 ２２・・・茫領域２３・・・ｐ導電型領域 ２
４・・・接点孔２５、２ｒ・・ｎｐｎ ｔ−ランジスタ
２７・・・第１ワードライン ２８・・・第２ワードライン ２９．２情・・ビットライン １９− ３１・・・第１珪素層 ３２．３４・・・酸化防止層３
３・・・酸化可能層（第２珪素層） ３５・・・３３の酸化縁部 ３６・・・熱酸化層３８・
・・溝 ３９・・・接点窓 特許出願人 エヌ・ベー・フィリップス・フルーイラン
ベンファブリケン ２０− 手続補正書 昭和５９年１２月ｌＯ日 １、事件の表示 昭和５９年 特 許 願第１８９８１８号２、発明の名
称 半導体装置 ３、補正をする者 事件と。関係 ’ＩＩ許出願出 願人 エヌ・べ−・フィリップス・ フルーイランペンファブリケン 電話（５８１） ２２４１番（代表） １、明細書第６頁第８行を次の通りに訂正する。 １［
る金属と一緒に設けるのが好ましい。 本発明の目的は、多結晶半導体細条における不所望なｐ
ｎ接合を簡単に短絡させることにある。」 ２、同第７頁第９〜１０行の「導電接続−−−−−Ｌう
る。」を次の通りに訂正する。 「導電接続（短絡）を所望に応じ極めて小さな領域上で
完全に自己整合的に達成しうる。また、短絡用の金属を
後の工程で他の材料と一緒に設置・・けることができる
。」 手続補正書（方式） 昭和６０年２月７ 日 １、事件の表示 昭和５９年 特 許 願第１８９８１３号２、発明の名
称 半導体装置 ３、補正をする者 事件との関係 特許出願人 名称 エヌ・イー・フィリップス・ フルーイランペンファブリケン 昭和６０年１月２９日 笛９１８〜９１り百禮いｔ寸“テｉ、１．Ｉ−−ｌ、明
細書第１８頁第７〜１２行を次のとおりに訂１正する。 「“アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッド・ステート・サーキュイッッ（Ｉ。 Ｅ、Ｅ、Ｅ、Ｊｏｕｒｎａｌｏｆ ５ｏｌｉｄ ５ｔａ
ｔｅ ０ｉｒＯｕｉｔＳ ）”、５第５ｏ−１７巻第６
号（ＶＯｌ、 Ｓ Ｏ−１７＠Ａ５） １１９８２年１
０月発行の第９２６〜９８１頁の章” １．２５μｍの
深さの溝により分離された自己整合バイポーラ回路（１
，２５１ｔｍ Ｄｅｅｐ−ａｒｏｏｖｅ−エ５ｏｌａｔ
ｅｄ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂｉｐｏｌａｒ Ｃ
１ｒｃｕｉｔｓ） ”（Ｄ、Ｄ、タン（Ｔａｎｇ ）氏
等著）に開示されている場合」 ２、同第１９頁第６〜１４行を次のとおりに訂正する。 「ましい。この点は例えば、文献“プロシープ１５イン
ダス・オブ・ジ・アイ・イー・イー・イー・インターナ
ショナル・ソリッド・ステート・サーキュイツツ・コン
フエレンス（Ｐｒｏｃｅｅｄｉｎｇｓｏｆ ｔｈｅ １
．Ｅ、Ｅ、Ｅ、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌ土
ｄ ５ｔａｔｅＣ１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ” 、 １９８１年２月号、２゜（２）
図、 第２図は、第１図の１［−１１線上を断面とし矢の方向
に見た断面図、 第３図は、屈曲点を矢印５０で示す第１図のｍ−■線上
を断面とする断面図、 第４図は、第１図の装置の電気回路を示す線図、第５〜
１１図は、第１図のＸＩ−ＸＩ線上を断面とし、第１〜
４図による装置の順次の製造工程を示す断面図である。 １・・・半導体本体 ２・・・主表面 ３・・・埋設酸化物層 ４・・・基板 ５・・・エピタキシアル層 ６・・・埋込み層 ７．８・・・多結晶珪素細条９・・
・金属化パターン（導体細条） １０・・・電気絶縁層 １１〜１４・・・活性領域１５
・・・ｐ導電型領域 １６・・・ｎ導電型領域１７・・
・ｐ導電型領域 ｉｏ、 １９・・・２５のエミッタ２
０．２σ・・・ｐｏｐ トランジスタ２１、２ｒ・・・
短絡部 ２２・・・茫領域２３・・・ｐ導電型領域 ２
４・・・接点孔２５、２ｒ・・ｎｐｎ ｔ−ランジスタ
２７・・・第１ワードライン ２８・・・第２ワードライン ２９．２情・・ビットライン １９− ３１・・・第１珪素層 ３２．３４・・・酸化防止層３
３・・・酸化可能層（第２珪素層） ３５・・・３３の酸化縁部 ３６・・・熱酸化層３８・
・・溝 ３９・・・接点窓 特許出願人 エヌ・ベー・フィリップス・フルーイラン
ベンファブリケン ２０− 手続補正書 昭和５９年１２月ｌＯ日 １、事件の表示 昭和５９年 特 許 願第１８９８１８号２、発明の名
称 半導体装置 ３、補正をする者 事件と。関係 ’ＩＩ許出願出 願人 エヌ・べ−・フィリップス・ フルーイランペンファブリケン 電話（５８１） ２２４１番（代表） １、明細書第６頁第８行を次の通りに訂正する。 １［
る金属と一緒に設けるのが好ましい。 本発明の目的は、多結晶半導体細条における不所望なｐ
ｎ接合を簡単に短絡させることにある。」 ２、同第７頁第９〜１０行の「導電接続−−−−−Ｌう
る。」を次の通りに訂正する。 「導電接続（短絡）を所望に応じ極めて小さな領域上で
完全に自己整合的に達成しうる。また、短絡用の金属を
後の工程で他の材料と一緒に設置・・けることができる
。」 手続補正書（方式） 昭和６０年２月７ 日 １、事件の表示 昭和５９年 特 許 願第１８９８１３号２、発明の名
称 半導体装置 ３、補正をする者 事件との関係 特許出願人 名称 エヌ・イー・フィリップス・ フルーイランペンファブリケン 昭和６０年１月２９日 笛９１８〜９１り百禮いｔ寸“テｉ、１．Ｉ−−ｌ、明
細書第１８頁第７〜１２行を次のとおりに訂１正する。 「“アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッド・ステート・サーキュイッッ（Ｉ。 Ｅ、Ｅ、Ｅ、Ｊｏｕｒｎａｌｏｆ ５ｏｌｉｄ ５ｔａ
ｔｅ ０ｉｒＯｕｉｔＳ ）”、５第５ｏ−１７巻第６
号（ＶＯｌ、 Ｓ Ｏ−１７＠Ａ５） １１９８２年１
０月発行の第９２６〜９８１頁の章” １．２５μｍの
深さの溝により分離された自己整合バイポーラ回路（１
，２５１ｔｍ Ｄｅｅｐ−ａｒｏｏｖｅ−エ５ｏｌａｔ
ｅｄ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂｉｐｏｌａｒ Ｃ
１ｒｃｕｉｔｓ） ”（Ｄ、Ｄ、タン（Ｔａｎｇ ）氏
等著）に開示されている場合」 ２、同第１９頁第６〜１４行を次のとおりに訂正する。 「ましい。この点は例えば、文献“プロシープ１５イン
ダス・オブ・ジ・アイ・イー・イー・イー・インターナ
ショナル・ソリッド・ステート・サーキュイツツ・コン
フエレンス（Ｐｒｏｃｅｅｄｉｎｇｓｏｆ ｔｈｅ １
．Ｅ、Ｅ、Ｅ、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌ土
ｄ ５ｔａｔｅＣ１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ” 、 １９８１年２月号、２゜（２）
Claims (1)
- 【特許請求の範囲】 １、導体細条を有する導体装置が第１主表面に設けられ
ている珪素の半導体本体を具える半導体装置であって、
前記の導体細条は互いに離開されているとともに互いに
反対導電型の珪素を有し且つ互いに導電的に接続されて
いる半導体装置において、前記の導体細条は少くとも前
記の導電接続の領域で半導体表面上に位置し且つ金属珪
化物の層により互いに接続されており、この金属珪化物
の層は前記導体細条間で半導体表面上に位置し且つこれ
ら導体細条の一部と接触していることを特徴とする半導
体装置。 ２、特許請求の範囲１記載の半導体装置において、前記
導体細条は多くとも１μｍの距離だけ離間されているこ
とを特徴とする半導体装置。 ３、特許請求の範囲１または２記載の半導体装置におい
て、前記の導体細条は、前記の導電接続の領域で接点窓
を右する酸化物層で被覆されており、前記の金属珪化物
は−Ｆ記の接点窓内にのみ位置していることを特徴とす
る半導体装置。 ４、特許請求の範囲１〜３のいずれか１つに記載の半導
体装置において、前記の導電接続の領域の下側で半導体
本体内にｐｎ接合が位置しており、このｐｎ接合は前記
の導電接続により短絡されていることを特徴と覆る半導
体装置。 ５、特許請求の範囲１〜４のいずれか１つに記載の半導
体装置において、前記の導体細条が多結晶珪素を有して
いることを特徴とする半導体装置。 ６、特許請求の範囲４記載の半導体装置において、前記
のｐｎ接合を形成する半導体区域のうちの少くとも１つ
の半導体区域が、トランジスタの活性領域に接触する接
点区域の少くとも一部分を形成していることを特徴とす
る半導体装置。 ７、特許請求の範囲１〜６のいずれか１つに記載の半導
体装置において、２つの交差結合トランジスタのベース
に接触する第１導電型の導体細条と、前記のトランジス
タのコレクタに接触し前記の第１導電型とは反対の第２
導電型とした導体細条との間で前記の導電接続が達成さ
れていることを特徴とする半導体装置。 ８、特許請求の範囲７記載の半導体装置において、前記
の交差結合トランジスタがスタティックメモリセルの一
部を形成していることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8303179A NL8303179A (nl) | 1983-09-15 | 1983-09-15 | Halfgeleiderinrichting. |
| NL8303179 | 1983-09-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60143661A true JPS60143661A (ja) | 1985-07-29 |
Family
ID=19842401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189813A Pending JPS60143661A (ja) | 1983-09-15 | 1984-09-12 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4680619A (ja) |
| EP (1) | EP0145036B1 (ja) |
| JP (1) | JPS60143661A (ja) |
| CA (1) | CA1224279A (ja) |
| DE (1) | DE3468589D1 (ja) |
| NL (1) | NL8303179A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884456A (ja) * | 1981-10-27 | 1983-05-20 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 集積回路バイポ−ラメモリセル |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7612883A (nl) * | 1976-11-19 | 1978-05-23 | Philips Nv | Halfgeleiderinrichting, en werkwijze ter ver- vaardiging daarvan. |
| US4333099A (en) * | 1978-02-27 | 1982-06-01 | Rca Corporation | Use of silicide to bridge unwanted polycrystalline silicon P-N junction |
| JPS55134962A (en) * | 1979-04-09 | 1980-10-21 | Toshiba Corp | Semiconductor device |
| CA1142261A (en) * | 1979-06-29 | 1983-03-01 | Siegfried K. Wiedmann | Interconnection of opposite conductivity type semiconductor regions |
| JPS5694671A (en) * | 1979-12-27 | 1981-07-31 | Fujitsu Ltd | Manufacture of mis field-effect semiconductor device |
| US4336550A (en) * | 1980-03-20 | 1982-06-22 | Rca Corporation | CMOS Device with silicided sources and drains and method |
| US4403394A (en) * | 1980-12-17 | 1983-09-13 | International Business Machines Corporation | Formation of bit lines for ram device |
| US4476482A (en) * | 1981-05-29 | 1984-10-09 | Texas Instruments Incorporated | Silicide contacts for CMOS devices |
| US4617071A (en) * | 1981-10-27 | 1986-10-14 | Fairchild Semiconductor Corporation | Method of fabricating electrically connected regions of opposite conductivity type in a semiconductor structure |
| US4622575A (en) * | 1981-10-27 | 1986-11-11 | Fairchild Semiconductor Corporation | Integrated circuit bipolar memory cell |
| NL8105559A (nl) * | 1981-12-10 | 1983-07-01 | Philips Nv | Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied. |
| NL8105920A (nl) * | 1981-12-31 | 1983-07-18 | Philips Nv | Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting. |
| US4543595A (en) * | 1982-05-20 | 1985-09-24 | Fairchild Camera And Instrument Corporation | Bipolar memory cell |
-
1983
- 1983-09-15 NL NL8303179A patent/NL8303179A/nl not_active Application Discontinuation
-
1984
- 1984-08-31 US US06/645,897 patent/US4680619A/en not_active Expired - Fee Related
- 1984-09-12 EP EP84201319A patent/EP0145036B1/en not_active Expired
- 1984-09-12 DE DE8484201319T patent/DE3468589D1/de not_active Expired
- 1984-09-12 JP JP59189813A patent/JPS60143661A/ja active Pending
- 1984-09-13 CA CA000463087A patent/CA1224279A/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884456A (ja) * | 1981-10-27 | 1983-05-20 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 集積回路バイポ−ラメモリセル |
Also Published As
| Publication number | Publication date |
|---|---|
| US4680619A (en) | 1987-07-14 |
| EP0145036A1 (en) | 1985-06-19 |
| EP0145036B1 (en) | 1988-01-07 |
| DE3468589D1 (en) | 1988-02-11 |
| CA1224279A (en) | 1987-07-14 |
| NL8303179A (nl) | 1985-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4543595A (en) | Bipolar memory cell | |
| US4338622A (en) | Self-aligned semiconductor circuits and process therefor | |
| US5670820A (en) | Semiconductor element incorporating a resistive device | |
| JPS5811107B2 (ja) | 半導体ダイオ−ドを有するプログラム可能メモリセル | |
| EP0080730A2 (en) | Semiconductor device with wiring layers and method of manufacturing the same | |
| US4404737A (en) | Method for manufacturing a semiconductor integrated circuit utilizing polycrystalline silicon deposition, oxidation and etching | |
| US4691436A (en) | Method for fabricating a bipolar semiconductor device by undercutting and local oxidation | |
| US4883772A (en) | Process for making a self-aligned silicide shunt | |
| JPS61147572A (ja) | 半導体装置の製造方法 | |
| JPH0645537A (ja) | 集積回路の製造方法 | |
| JPS60202965A (ja) | 改良した酸化物画定型トランジスタの製造方法及びその結果得られる構成体 | |
| US5279887A (en) | Polycrystalline silicon contact structure | |
| EP0034341A1 (en) | Method for manufacturing a semiconductor device | |
| US4624863A (en) | Method of fabricating Schottky diodes and electrical interconnections in semiconductor structures | |
| JPS60143661A (ja) | 半導体装置 | |
| US5188972A (en) | Method for making bipolar transistor by self-aligning the emitter to the base contact diffusion | |
| JPH06204167A (ja) | 半導体装置の製造方法 | |
| JPH03190139A (ja) | 半導体集積回路装置 | |
| JPH07130898A (ja) | 半導体装置およびその製造方法 | |
| JP3001045B2 (ja) | 半導体装置及びその製造方法 | |
| EP0264309B1 (en) | Self-aligned base shunt for transistor | |
| JP3240823B2 (ja) | ＢｉＣＭＯＳ型半導体装置の製造方法 | |
| JPS60207375A (ja) | 半導体装置の製造方法 | |
| JPS63146466A (ja) | ベース・エミッタコンタクト構成体及びその製造方法 | |
| JPS6295871A (ja) | 半導体装置の製造方法 |