JPS60143675A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS60143675A JPS60143675A JP58248696A JP24869683A JPS60143675A JP S60143675 A JPS60143675 A JP S60143675A JP 58248696 A JP58248696 A JP 58248696A JP 24869683 A JP24869683 A JP 24869683A JP S60143675 A JPS60143675 A JP S60143675A
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- JP
- Japan
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- layer
- metal layer
- gate
- substrate
- dummy
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は高周波帯で使用する半導体素子の製造方法に
関する。
関する。
（技術的背景）
従来から高周波帯で使用する半導体素子とじて低雑音電
界効果トランジスタ（以下、ＦＥＴと称することもある
）とか電力ＦＥＴとかがある。このような分野における
ＦＥＴは、その特性上ゲート長をＩＩＬｍ又はこれ以下
にする必要があるため、制御電極であるゲート電極の形
成にはエツチング法又はリフトオフ法が採用されている
。これら従来の方法につき簡単に説明する。
界効果トランジスタ（以下、ＦＥＴと称することもある
）とか電力ＦＥＴとかがある。このような分野における
ＦＥＴは、その特性上ゲート長をＩＩＬｍ又はこれ以下
にする必要があるため、制御電極であるゲート電極の形
成にはエツチング法又はリフトオフ法が採用されている
。これら従来の方法につき簡単に説明する。
先ず、エツチング法につき第１図（Ａ）及び（Ｂ）を参
照して説明する。
照して説明する。
先ず、第１図（Ａ）に示すように、半導体基板ｌの基板
面上に、蒸着法又はスパッタリング法によって、ゲート
電極用の金属層２を形成し、然る後、ホトリソグラフィ
ー技術を用いてマスク３を形成する。次に、第１図（Ｂ
）に示すように、このマスク３を用いて、金属層２のエ
ツチングを行い、ゲート電極４を形成する。 ′ この従来のエツチング法においては、ゲート電極形成後
のゲート長をマスク寸法より短くする必要がある場合に
は、エツチング時のサイドエツチングを用いなければな
らない。しかしながら、マスフ材料が不透明である場合
には、マスクを除去しなければゲート寸法を測定出来な
いため、出来」二がりのゲート寸法を０．１ ｐ、ｍ程
度の精度で制御することは著しく困難であった。
面上に、蒸着法又はスパッタリング法によって、ゲート
電極用の金属層２を形成し、然る後、ホトリソグラフィ
ー技術を用いてマスク３を形成する。次に、第１図（Ｂ
）に示すように、このマスク３を用いて、金属層２のエ
ツチングを行い、ゲート電極４を形成する。 ′ この従来のエツチング法においては、ゲート電極形成後
のゲート長をマスク寸法より短くする必要がある場合に
は、エツチング時のサイドエツチングを用いなければな
らない。しかしながら、マスフ材料が不透明である場合
には、マスクを除去しなければゲート寸法を測定出来な
いため、出来」二がりのゲート寸法を０．１ ｐ、ｍ程
度の精度で制御することは著しく困難であった。
次に、従来のリフトオフ法につき第２図（Ａ）及び（Ｂ
）を参照して説明する。
）を参照して説明する。
先ず、第２図（Ａ）に示すように、ホトリソグラフィー
技術を用いて、半導体基板ｌ上にレジスト５を形成した
後ゲート電極を形成する部分のレジストを除去して溝（
又は穴）６設ける。続いて、この溝６が形成されたレジ
スト５の全面に、蒸着法又はスパッタリング法で、ゲー
ト電極用の金属層２を被着形成する。次に、リフトオフ
を行って、残存したレジスト５及びその上側の金属層２
を除去すると、第２図（Ｂ）に示すように、溝６内の金
属層２が残存し、この残存金属層２をゲート電極４とな
している。
技術を用いて、半導体基板ｌ上にレジスト５を形成した
後ゲート電極を形成する部分のレジストを除去して溝（
又は穴）６設ける。続いて、この溝６が形成されたレジ
スト５の全面に、蒸着法又はスパッタリング法で、ゲー
ト電極用の金属層２を被着形成する。次に、リフトオフ
を行って、残存したレジスト５及びその上側の金属層２
を除去すると、第２図（Ｂ）に示すように、溝６内の金
属層２が残存し、この残存金属層２をゲート電極４とな
している。
この従来のリフトオフ法においては、レジストの加工精
度でゲート寸法が決るため、ゲート長を例えば、１７ｚ
ｍ以下に形成する場合には、上述したエツチング法と同
ｉｏ、１ｇｍ程度の精度で制御することは著しく困難で
あった。
度でゲート寸法が決るため、ゲート長を例えば、１７ｚ
ｍ以下に形成する場合には、上述したエツチング法と同
ｉｏ、１ｇｍ程度の精度で制御することは著しく困難で
あった。
したがって、いずれの方法も再現性が悪くかつ歩留まり
の向」二を図ることが出来なかった。
の向」二を図ることが出来なかった。
（発明の目的）
この発明の目的は、」二連した従来の欠点に鑑み、ＩＩ
ＬＩ１１以下の制御電極の幅を０．１＃ＬＩ１１以下の
精度で制御出来ると共に、再現性も充分に保証出来るよ
うにして、特性のバラツキを無くし、製造歩留まりの向
上を図るようになした半導体素子の製造方法を提供する
ことにある。
ＬＩ１１以下の制御電極の幅を０．１＃ＬＩ１１以下の
精度で制御出来ると共に、再現性も充分に保証出来るよ
うにして、特性のバラツキを無くし、製造歩留まりの向
上を図るようになした半導体素子の製造方法を提供する
ことにある。
（発明の構成）
この目的の達成を図るため、この発明の方法によれば、
段差のある部分にも平担部にも均一の厚さで層成長させ
ることが出来るという特長を有するＣＶＤ法と、この層
に対する指向性のある垂直エツチング法とを利用して、
ゲート電極を形成することを要旨とする。
段差のある部分にも平担部にも均一の厚さで層成長させ
ることが出来るという特長を有するＣＶＤ法と、この層
に対する指向性のある垂直エツチング法とを利用して、
ゲート電極を形成することを要旨とする。
（実施例の説明）
以下、図面を参照してこの発明の半導体素子の製造方法
を電界効果トランジスタにつき実施例を説明する。
を電界効果トランジスタにつき実施例を説明する。
第３図（Ａ）〜（Ｅ）はこの発明による、例えば、電力
ＦＥＴのような半導体素子の製造方法を説明するため製
造工程図で、各図は主要工程段階での素子の状態を断面
図で概略的に示す。尚、これら断面図において、断面を
表わすハツチングを一部省略して示す。
ＦＥＴのような半導体素子の製造方法を説明するため製
造工程図で、各図は主要工程段階での素子の状態を断面
図で概略的に示す。尚、これら断面図において、断面を
表わすハツチングを一部省略して示す。
先ず、この発明によれば、第３図（Ａ）に示すように、
半導体基板１１の表面に、イオン注入又はエピタキシャ
ル成長法で、動、作層１２を形成する。
半導体基板１１の表面に、イオン注入又はエピタキシャ
ル成長法で、動、作層１２を形成する。
続いて、第３図（Ｂ）に示すように、この基板１１上に
ダミ一層１３を形成する。この実施例では、ダミ一層１
３を二つ形成している。このダミ一層１３を、その端縁
１３ａ及び１３ｂがこの動作層１２上で互いに離間して
位置するように、成長させる。また、このダミ一層のエ
ツチング速度を後述するゲート電極用金属のエツチング
速度と異なる値とするのが好適である。続いて、このダ
ミ一層１３を含む基板１１上に、従来用いられている蒸
着法とかスパッタリング法等によってではなくて、ｃｖ
ｎ ｇによって制御電極であるゲート電極を構成するた
めの金属層１４を成長させる。このＣＶＤ法によってこ
の金属層１４を成長させると、基板１１及びダミ一層１
３の各平担面上はもとより、ダミ一層１３の端縁１３ａ
、１３ｂの側端面１３ｃ、１３ｄにも平担面における
厚さと同一の厚さで、均一に成長し、これがため、第３
図（Ｂ）に示すように、この金属層１４もまたダミ一層
１３の端縁１３ａ 、１３ｂに隣接した部分１４ａ 、
１４ｂに段差を有する構造となる。そして、この場合。
ダミ一層１３を形成する。この実施例では、ダミ一層１
３を二つ形成している。このダミ一層１３を、その端縁
１３ａ及び１３ｂがこの動作層１２上で互いに離間して
位置するように、成長させる。また、このダミ一層のエ
ツチング速度を後述するゲート電極用金属のエツチング
速度と異なる値とするのが好適である。続いて、このダ
ミ一層１３を含む基板１１上に、従来用いられている蒸
着法とかスパッタリング法等によってではなくて、ｃｖ
ｎ ｇによって制御電極であるゲート電極を構成するた
めの金属層１４を成長させる。このＣＶＤ法によってこ
の金属層１４を成長させると、基板１１及びダミ一層１
３の各平担面上はもとより、ダミ一層１３の端縁１３ａ
、１３ｂの側端面１３ｃ、１３ｄにも平担面における
厚さと同一の厚さで、均一に成長し、これがため、第３
図（Ｂ）に示すように、この金属層１４もまたダミ一層
１３の端縁１３ａ 、１３ｂに隣接した部分１４ａ 、
１４ｂに段差を有する構造となる。そして、この場合。
金属層１４の段差を有する部分１４ａ 、１４ｂの基板
面に沿った方向の幅Ｗは平担面上の金属層１４の厚みｈ
と等しくなっている。
面に沿った方向の幅Ｗは平担面上の金属層１４の厚みｈ
と等しくなっている。
次に、第３図（Ｃ）に示すように、この金属層１４の全
面に対して指向性のある垂直エツチングを行って、基板
１１及びダミ一層１３の平担面上の金属層を除去すると
共に、ダミ一層１３の側端面１３ｃ及び１３ｄにのみ隣
接しかつ幅がＷの部分の金属層を残存させこの残存金属
層１５ａ及び１５ｂをゲート電極メする。このエツチン
グを、例えば、反応性イオンエツチング又はその他の好
適な方法で行う。
面に対して指向性のある垂直エツチングを行って、基板
１１及びダミ一層１３の平担面上の金属層を除去すると
共に、ダミ一層１３の側端面１３ｃ及び１３ｄにのみ隣
接しかつ幅がＷの部分の金属層を残存させこの残存金属
層１５ａ及び１５ｂをゲート電極メする。このエツチン
グを、例えば、反応性イオンエツチング又はその他の好
適な方法で行う。
次に、第３図（Ｄ）に示すように、上述のダミ一層１３
のみを選択エツチングして除去し、基板１１上にはゲー
ト電極１５ａ及び１５ｂのみを基板ｌｌ上に残す。
のみを選択エツチングして除去し、基板１１上にはゲー
ト電極１５ａ及び１５ｂのみを基板ｌｌ上に残す。
然る後、第３図（Ｄ）に示すように、このゲート電極１
５ａ及び１５ｂをマスク化りとして用いて基板１１の全
面に対して不純物添加を行って、ソース及びドレイン領
域のいずれかとして夫々供する第一、第二及び第三導電
層１ｅａ、１ｆｔｂ、ＩＢｃを形成する。この場合、こ
の不純物添加を、例えば、イオン注入法によって行う。
５ａ及び１５ｂをマスク化りとして用いて基板１１の全
面に対して不純物添加を行って、ソース及びドレイン領
域のいずれかとして夫々供する第一、第二及び第三導電
層１ｅａ、１ｆｔｂ、ＩＢｃを形成する。この場合、こ
の不純物添加を、例えば、イオン注入法によって行う。
この場合、これら第一、第二及び第三導電層１ｅａ、＋
６ｂ、ＩＥｌｃの位置はゲート電極１５ａ、１５ｂによ
って自己整合的に定まる。そして、この第３図（Ｄ）に
示す例では、図中両側の第−及び第三導電層ｔｅａ及び
１６ｃをソース領域とし、一方、中央の第二導電層１８
ｂを共通ドレイン領域とすることが出来る。
６ｂ、ＩＥｌｃの位置はゲート電極１５ａ、１５ｂによ
って自己整合的に定まる。そして、この第３図（Ｄ）に
示す例では、図中両側の第−及び第三導電層ｔｅａ及び
１６ｃをソース領域とし、一方、中央の第二導電層１８
ｂを共通ドレイン領域とすることが出来る。
続いて、第３図（Ｅ）に示すように、それぞれの導電層
１８ａ、１６ｂ及び１８ｃ上にオーミックコンタクト層
１７ａ 、 １７ｂ及びｉ７ｃ夫々形成した後、それら
の上側に配線電極１８ａ、１８ｂ及び１８ｃを夫々形成
し、よって、電界効果トランジスタを得る。
１８ａ、１６ｂ及び１８ｃ上にオーミックコンタクト層
１７ａ 、 １７ｂ及びｉ７ｃ夫々形成した後、それら
の上側に配線電極１８ａ、１８ｂ及び１８ｃを夫々形成
し、よって、電界効果トランジスタを得る。
上述したところから明らかなように、ゲート電極１５ａ
及び１５ｂの基板面に沿った方向の幅は、ゲート用の金
属層１４の平担面上に成長した厚みによって決定される
。従って、成長時にこれら金属層１４の成長時間及び成
長速度を制御することによってその層厚をｌＪＬｍ以下
にし、よって、制御電極の幅すなわちゲート長をＩＩＬ
１以下にすると共に、このゲート長の制御を０．１ ｇ
ｍの精度で正確に行うことが出来る。
及び１５ｂの基板面に沿った方向の幅は、ゲート用の金
属層１４の平担面上に成長した厚みによって決定される
。従って、成長時にこれら金属層１４の成長時間及び成
長速度を制御することによってその層厚をｌＪＬｍ以下
にし、よって、制御電極の幅すなわちゲート長をＩＩＬ
１以下にすると共に、このゲート長の制御を０．１ ｇ
ｍの精度で正確に行うことが出来る。
第４図はこの発明が適用出来るの別の半導体素子の一例
であるデュアルゲー） ＦＥＴの略図的断面図である。
であるデュアルゲー） ＦＥＴの略図的断面図である。
この場合には、ゲート電極１５ａ及び１５ｂを形成する
までの工程は上述した第一実施例の工程（第３図（Ａ）
〜（Ｄ））と同一とし得るが、その後のオーミックコン
タクト層の形成は両側の第−及び第三導電層ｌｅａ及び
ＩＥｌｃ上にのみ選択的に行い、それぞれを１？ａ及び
１７ｃとし、続いて、これらオーミックコンタクト層１
７ａ及び１７ｃと接続する配線電極１８ａ及び１８ｃを
形成する。このようにすれば、第４図に示すような構造
のデュアルゲート電界効果トランジスタが得られる。こ
の場合にも、ゲート長をＩＪＬｍ以下とし、しかも、こ
のゲート長を０．Ｉ ＩＬｒｒｒの精度で制御すること
が出来る。
までの工程は上述した第一実施例の工程（第３図（Ａ）
〜（Ｄ））と同一とし得るが、その後のオーミックコン
タクト層の形成は両側の第−及び第三導電層ｌｅａ及び
ＩＥｌｃ上にのみ選択的に行い、それぞれを１？ａ及び
１７ｃとし、続いて、これらオーミックコンタクト層１
７ａ及び１７ｃと接続する配線電極１８ａ及び１８ｃを
形成する。このようにすれば、第４図に示すような構造
のデュアルゲート電界効果トランジスタが得られる。こ
の場合にも、ゲート長をＩＪＬｍ以下とし、しかも、こ
のゲート長を０．Ｉ ＩＬｒｒｒの精度で制御すること
が出来る。
（発明の効果）
」二連した説明からも明らかなように、この発明による
半導体素子の製造方法によれば、従来使用されていたマ
スク合わせを用いずに、ＣＶＤ法により制御電極を形成
する金属層を成長させ、反応性イオンエツチング等の指
向性のある垂直エツチングを利用してこの金属層をエツ
チングして、制御電極であるゲート電極を形成するので
あるから。
半導体素子の製造方法によれば、従来使用されていたマ
スク合わせを用いずに、ＣＶＤ法により制御電極を形成
する金属層を成長させ、反応性イオンエツチング等の指
向性のある垂直エツチングを利用してこの金属層をエツ
チングして、制御電極であるゲート電極を形成するので
あるから。
ＣＶＤ法によって成長した金属層の層厚がそのまま制御
電極の幅すなわちゲート長となり、しかも、膜厚の精度
でゲート長の精度も決る。従って、制御電極の幅が１ｇ
ｍ以下の場合であっても、この金属層の膜厚を制御する
ことによって、この幅を０．１ ｇｍ程度の精度で正確
に制御することが出来、しかも、その再現性も保証する
ことが出来る。従って、この発明によれば、ウェハ内又
はウェハ毎の電界効果トランジスタの特性のバラツキを
著しく低減出来、個別の電界効果トランジスタの製造に
おいては製造歩留まりを向上させることが出来るという
利点がある。
電極の幅すなわちゲート長となり、しかも、膜厚の精度
でゲート長の精度も決る。従って、制御電極の幅が１ｇ
ｍ以下の場合であっても、この金属層の膜厚を制御する
ことによって、この幅を０．１ ｇｍ程度の精度で正確
に制御することが出来、しかも、その再現性も保証する
ことが出来る。従って、この発明によれば、ウェハ内又
はウェハ毎の電界効果トランジスタの特性のバラツキを
著しく低減出来、個別の電界効果トランジスタの製造に
おいては製造歩留まりを向上させることが出来るという
利点がある。
この発明は高周波で使用するゲート長がｌｐｍ以下の電
界効果トランジスタはもとより、低雑音電界効果トラン
ジスタとか電力電界効果トランジスタに適用して好適で
あり、又、高周波のアナログＩＣを実現可能にする。
界効果トランジスタはもとより、低雑音電界効果トラン
ジスタとか電力電界効果トランジスタに適用して好適で
あり、又、高周波のアナログＩＣを実現可能にする。
この発明は電界効果トランジスタ以外の他の半導体素子
、例えば、ＳＩＴ等にも適用出来る。
、例えば、ＳＩＴ等にも適用出来る。
又、上述の実施例では制御電極の個数を′二個としてい
るが、−個又は三個以上であっても良いこと明らかであ
る。
るが、−個又は三個以上であっても良いこと明らかであ
る。
第１図（Ａ）及び（Ｂ）及び第２図（Ａ）及び（Ｂ）は
それぞれ従来の半導体素子の製造方法を説明するための
製造工程図、 第３図（Ａ）〜（Ｅ）はこの発明の半導体素子の製造方
法の一実施例を電界効果トランジスタにつき説明するた
めの製造工程図、 第４図はこの発明の半導体素子の製造方法の他の実施例
をデュアルゲート電界効果トランジスタにつき説明する
ための断面図である。 ｌ・・・半導体基板、２・・・金属層 ３・・・マスク、 ４・・・ゲート電極５・・・レジス
ト、 ６・・・溝（又は穴）１１・・・半導体基板、１
２・・・動作層１３・・・ダミ一層 １３ａ、１３ｂ ”・（ダミ一層の）端縁１３ｃ 、
１３ｄ・・・（ダミ一層の）側端面１４・・・金属層 １４ａ、１４ｂ・・・金属層の段差を有する部分１５ａ
、１５ｂ・・・残存金属層 （ゲート電極又は制御電極） ｌｅａ、ＩＢｂ、１６ｃ −導電層 ＋７ａ 、 ＋７ｂ、 １？ｃ・・・オーミックコンタ
クト層＋８ａ、１８ｂ、１８ｃ −配線電極。 特許出願人 沖電気工業株式会社 へ ＾ く − 讐 −ゝ へ ｂ ＼ ＼ １１ ハ く ＝ 一ノ ＼ノ
それぞれ従来の半導体素子の製造方法を説明するための
製造工程図、 第３図（Ａ）〜（Ｅ）はこの発明の半導体素子の製造方
法の一実施例を電界効果トランジスタにつき説明するた
めの製造工程図、 第４図はこの発明の半導体素子の製造方法の他の実施例
をデュアルゲート電界効果トランジスタにつき説明する
ための断面図である。 ｌ・・・半導体基板、２・・・金属層 ３・・・マスク、 ４・・・ゲート電極５・・・レジス
ト、 ６・・・溝（又は穴）１１・・・半導体基板、１
２・・・動作層１３・・・ダミ一層 １３ａ、１３ｂ ”・（ダミ一層の）端縁１３ｃ 、
１３ｄ・・・（ダミ一層の）側端面１４・・・金属層 １４ａ、１４ｂ・・・金属層の段差を有する部分１５ａ
、１５ｂ・・・残存金属層 （ゲート電極又は制御電極） ｌｅａ、ＩＢｂ、１６ｃ −導電層 ＋７ａ 、 ＋７ｂ、 １？ｃ・・・オーミックコンタ
クト層＋８ａ、１８ｂ、１８ｃ −配線電極。 特許出願人 沖電気工業株式会社 へ ＾ く − 讐 −ゝ へ ｂ ＼ ＼ １１ ハ く ＝ 一ノ ＼ノ
Claims (1)
- 【特許請求の範囲】 高周波で使用する制御電極の幅がｌ＃Ｌ、Ｉ１１以下の
半導体素子を製造するに当り、 半導体基板に動作層を設けた後、該動作層上に端縁が位
置するようにダミ一層を設け、該ダミ一層及び前記基板
にＣＶＤ法により金属層を成長させた後、該金属層に対
し指向性のある垂直エツチングを行って残存する金属層
で前記制御電極を形成し、 該制御電極をマスクとして前記基板に不純物拡散を行っ
て、複数個の導電層を形成することを特徴とする半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248696A JPS60143675A (ja) | 1983-12-29 | 1983-12-29 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248696A JPS60143675A (ja) | 1983-12-29 | 1983-12-29 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60143675A true JPS60143675A (ja) | 1985-07-29 |
Family
ID=17181970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248696A Pending JPS60143675A (ja) | 1983-12-29 | 1983-12-29 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60143675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181476A (ja) * | 1987-01-23 | 1988-07-26 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-12-29 JP JP58248696A patent/JPS60143675A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181476A (ja) * | 1987-01-23 | 1988-07-26 | Toshiba Corp | 半導体装置の製造方法 |
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