JPH04155841A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法の改良に関するもの
である。

〔従来の技術〕

第３図（ａ）〜（Ｃ）は従来の半導体装置の製造方法を
示す工程別断面図であり、図において１は半導体活性層
、４は活性層ｌ上に積層されたｎ＋＋導体層、８．９は
ｎ′″半導体層４上に形成されたソースドレインオーミ
ック電極、５はフォトレジスト、６はｎ＋型型半体体層
４形成されたリセス領域、７はリセス領域６内に形成さ
れたショットキーゲ−ト電極である。

次に、第３図の従来の半導体装置の製造方法について説
明する。第３図ｆａ）に示すように、半導体活性層１、
ｎ３型半導体層４、及びソースドレインオーミック電極
８，９を形成した後、フォトレジスト５を全面に塗付し
、写真製版により開口部を形成する。次に第３図（ｂ）
に示すように、フォトレジスト５をマスクとしてｎ＋型
型半体体層４ソースドレイン間の電流をモニターしなが
ら所望の深さだけウェットエツチングによりエツチング
してリセス領域６を形成する。次いで、真空蒸着法等に
より全面にゲート電極金属７を蒸着し、不要のフォトレ
ジスト５とゲート電極金属をリフトオフ法により除去し
、第３図（Ｃ）のごとく半導体装置が完成する。

〔発明が解決しようとする課題〕

従来の半導体装置の製造方法は以上のように構成されて
いるため、リセス領域形成の際エツチング量がばらつき
、リセス形状がウェハ間やウェハ面内で大きくばらつき
、素子の性能が安定しないという問題点かあった。

この発明は上記のような問題点を解決するためになされ
たもので、第１の発明はリセス形状を容易に安定させる
ことかできる半導体装置の製造方法を得ることを目的と
する。

さらに第２の発明はリセス形状を安定させることかでき
るとともに容易にリセス内オフセットゲートを形成する
ことができる半導体装置の製造方法を得ることを目的と
する。

〔課題を解決するための手段〕

第１の発明に係る半導体装置の製造方法は、半導体活性
層上にあらかじめ、ゲート位置アラインメント用の誘電
体ダミーゲートと、リセス形状に相当する誘電体ダミー
リセスを設け、ｎ＋＋半導体の選択成長をし、フォトレ
ジストを全面に塗付してエッチバックによりダミーゲー
トの先端部を露出させ、その後、上記ダミーゲート及び
ダミーリセスをウェットエツチングにより選択的にエツ
チング除去し、リセス領域を形成するようにしたもので
ある。

さらに第２の発明に係る半導体装置の製造方法は、半導
体活性層上にあらかじめ、ゲート位置アラインメント用
の誘電体ダミーゲートと、ドレイン側がソース側に比べ
て大きくなるように誘電体ダミーリセスを設け、ｎ＋＋
半導体の選択成長をしフォトレジストを全面に塗付して
エッチバックによりダミーゲートの先端部を露出させ、
その後、上記ダミーゲートおよびダミーリセスをウェッ
トエツチングにより選択的にエツチング除去し、リセス
領域を形成するとともに、ドレイン側が広いオフセット
ゲートを形成するようにしたものである。

〔作用〕

第１の発明による半導体装置の製造方法は、誘電体ダミ
ーゲートによりゲート位置がアラインメントされ、誘電
体ダミーリセスによりリセス形状がエピタキシャル成長
時に決定される。

第２の発明による半導体装置の製造方法は、ダミーゲー
トによりゲート位置がアラインメントされ、誘電体ダミ
ーリセスによりリセス形状がエピタキシャル成長時に決
定され、さらにダミーリセス形状がドレイン側が広くな
っているため、リセス内オフセットゲートが形成される
。

〔実施例〕

以下、第１の発明の実施例を図について説明する。第１
図において１０は半導体基板、１は上記半導体基板１０
上に積層された半導体活性層、２は半導体活性層１上に
形成された誘電体ダミーゲート、３ａは誘電体ダミーリ
セス、３ｂはダミーリセス形成のための誘電体、４は上
記ダミーリセス形成後選択成長させたｎ今生導体層、５
はフォトレジスト層、６は上記ダミーリセス及びダミー
ゲート２をエツチング除去して形成したリセス領域、７
ａはリセス領域６内に形成されたゲート電極、７ｂはゲ
ート電極金属である。

次に第１図（ａ）〜（社）の第１の発明による半導体装
置の製造方法について説明する。

第１図（ａ）に示すように、半導体活性層ｌ上にゲート
長と同一の幅でリセス深さより厚い誘電体ダミーゲート
２を形成する。

次に第１図（ｂｌに示すようにダミーリセス３ａを形成
するための誘電体３ｂを垂直方向より均一に積層する。

このとき、ダミーゲート２の誘電体とは成長条件を変え
るなどして反応性イオンエツチング（以下ＲＩＥという
）に対するエツチングレートを大きくしておく。

次に第１図（Ｃ）に示すようにＲＩＥにより誘電体３ｂ
をエツチングする。このときダミーゲート２と誘電体３
ｂのエツチングレートの差によりダミーリセス３ａが形
成される。

次に第１図（ｄ）に示すように誘電体３ｂをエツチング
除去した所にｎ１型半導体層４を選択成長させる。

次に第１図（ｅ）に示すように全面にフォトレジスト５
を塗付し、エッチバック等によりダミーゲート先端部を
露出させる。これによりゲート位置がアラインメントで
きる。

次に第１図げ）に示すように、ダミーゲート２及びダミ
ーリセス３ａをウェットエツチングにより選択的にエツ
チング除去し、リセス領域６を形成する。

次に第１図（ｇ）に示すように真空蒸着法等により全面
にゲート電極金属７ａ、７ｂを積層する。次いて、不要
のゲート電極７ｂ及びフォトレジスト５をリフトオフ法
により除去し、第１図（社）のごとくリセス領域６内に
ゲート電極７ａが形成される。

このような本節１の発明の実施例では、誘電体ダミーゲ
ートによりゲート位置かアラインメントされ、誘電体ダ
ミーリセスによりリセス形状かエピタキシャル成長時に
決定されるため、リセス形状の制御性が向上し、素子特
性が安定する効果か得られる。

次に、第２の発明の実施例を図について説明する。第２
図において、１〜７は第１の発明の実施例を示す第１図
と同様であり、以下この第２図（ａ）〜屯の第２の発明
による半導体装置の製造方法について説明する。

第２図（ａ）に示すように、半導体活性層１上にゲート
長と同一の幅でリセス深さより厚い誘電体ダミーゲート
２を形成する。

次に第２図（ｂ）に示すようにダミーリセス３ａを形成
するための誘電体３ｂを垂直方向より均一に積層する。

このとき、ダミーゲート２の誘電体とは成長条件を変え
るなどして、ＲＩＥに対するエツチングレートを大きく
してお（。

次に第２図（Ｃ）に示すように誘電体３ｂと同一の誘電
体３ｃをドレイン側からの斜めの方向に積層し、ドレイ
ン側の誘電体を厚くする。

次に第２図（ｄ）に示すようにＲＩＥにより誘電体３ｂ
、３ｃをエツチングする。このとき、ダミーゲート２と
誘電体３ｂ、３ｃのエツチングレートの差および誘電体
３Ｃにより、第２図（ｄ）のような形状のダミーリセス
３ａか形成される。

次に第２図（ｅ）に示すように、ｎ＋型型半体体層４選
択成長させる。

次に第２図げ）に示すように、全面にフォトレジスト５
を塗付し、エッチバック等により、ダミーゲート２の先
端部を露出させる。これにより、ゲート位置がアライン
メントされる。

次に第２図（ｇ）に示すようにダミーゲート２及びダミ
ーリセス３ａをウェットエツチングにより選択的にエツ
チング除去し、リセス領域６を形成する。

次に第２図（ｈ）に示すように、真空蒸着法等により全
面にゲート電極金属７ａ、７ｂを積層する。

次いて不要のゲート電極金属７ｂ及びフォトレジスト５
をリフトオフ法により除去し、第２図（ｉ）のごとく、
リセス領域６内にゲート電極７ａか形成され、リセス内
オフセットゲートとなる。

このような第２の発明の実施例では、ダミーゲートによ
りゲート位置がアラインメントされ、また誘電体ダミー
リセスによりリセス形状かエピタキシャル成長時に決定
され、さらにダミーリセス形状かドレイン側か広くなっ
ているため、リセス形状の制御性か向上し、リセス内オ
フセットケートによりソース寄生抵抗Ｒ１が低減され、
ドレイン耐圧Ｖ　ｘ　ｄ　６か向上する効果か得られる
。

〔発明の効果〕

以上のように第１の発明によれば、半導体活性層上にあ
らかじめゲート位置アライメント用の誘電体ダミーゲー
トとリセス形状に相当する誘電体ダミーリセスを設け、
ｎ＋型半導体の選択成長をし、フォトレジストを全面に
塗付してエツチバ・ツク等によりダミーゲートの先端を
露出させた後、上記ダミーゲート及びダミーリセスをウ
ニ・ノドエツチングによりエツチング除去し、リセス領
域を形成するようにしたので、リセス形状の制御性か向
上し、素子性能か安定する効果かある。

さらに第２の発明によれば、半導体活性層上にあらかじ
めゲート位置アラインメント用の誘電体ダミーゲートと
ドレイン側がソース側に比べて厚（なるように誘電体ダ
ミーリセスを設け、ｎ＋型半導体の選択成長をし、フォ
トレジストを全面に塗付して、エッチバック等によりダ
ミーゲートの先端部を露出させた後、上記ダミーゲート
及びダミーリセスをウェットエツチングによりエツチン
グ除去し、リセス領域を形成するとともに、ドルイン側
の広いリセス内オフセットゲートを形成するようにした
ので、リセス形状の制御性か向上し、リセス内オフセッ
トゲートによりソース寄生抵抗Ｒｇか低減され、トレイ
ン耐圧Ｖｇｄｏか向上する効果かある。

【図面の簡単な説明】

第１図は、第１の発明の実施例による半導体装置の製造
方法を示す工程別断面図、第２図は第２の発明の実施例
による半導体装置の製造方法を示す工程別断面図、第３
図は従来の半導体装置の製造方法を示す工程別断面図で
ある。 １は半導体活性層、２は誘電体ダミーゲート、３ａは誘
電体ダミーリセス、４はｎ＋型半導体層、５はフォトレ
ジスト、６はリセス領域、７はゲート電極、８，９はソ
ースドレイン電極である。 なお、図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体活性層上にあらかじめ、ゲート位置アライ
   ンメント用のゲート長と同一の幅でリセス深さより厚い
   誘電体ダミーゲートと、リセス形状に相当する誘電体ダ
   ミーリセスを設ける工程と、高不純物濃度半導体層の選
   択成長をし、フォトレジストを全面に塗付してエッチバ
   ック等により上記ダミーゲートの先端部を露出させる工
   程と、 上記ダミーゲート及びダミーリセスをウェットエッチン
   グにより選択的にエッチング除去し、リセス領域を形成
   する工程とを備えたことを特徴とする半導体装置の製造
   方法。
2. （２）半導体活性層上にあらかじめゲート位置アライン
   メント用のゲート長と同一の幅でリセス深さより厚い誘
   電体ダミーゲートと、ドレイン側がソース側に比べて大
   きくなるようにリセス形状に相当する誘電体ダミーリセ
   スを形成する工程と、高不純物濃度半導体層の選択成長
   をしフォトレジストを全面に塗付してエッチバック等に
   より上記ダミーゲートの先端部を露出させる工程と、 上記ダミーゲート及びダミーリセスをウェットエッチン
   グにより選択的にエッチング除去し、リセス領域を形成
   すると共にドレイン側の広いオフセットリセスゲートを
   形成する工程とを備えたことを特徴とする半導体装置の
   製造方法。