JPS60144960A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60144960A JPS60144960A JP59001606A JP160684A JPS60144960A JP S60144960 A JPS60144960 A JP S60144960A JP 59001606 A JP59001606 A JP 59001606A JP 160684 A JP160684 A JP 160684A JP S60144960 A JPS60144960 A JP S60144960A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- electrode
- circuit device
- capacitance
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体集積回路装置に関し、特に高精度の容量
素子又は複数個の容量素子間の容量比の誤差を少なくし
た容量素子を内蔵する半導体集積回路装置に関する。
素子又は複数個の容量素子間の容量比の誤差を少なくし
た容量素子を内蔵する半導体集積回路装置に関する。
近年、ＭＯ８技術は製造技術および回路設計技術の長足
の進歩に伴い、応用分野の拡大が急速に進んでいる。
の進歩に伴い、応用分野の拡大が急速に進んでいる。
従来、抵抗素子を用いたディジタル・アナログ及びアナ
ログ・ディジタル変換器の分野において、容量を用いた
ディジタル・アナログ及びアナログ・ディジタル変換器
が製作されるようになってきた。
ログ・ディジタル変換器の分野において、容量を用いた
ディジタル・アナログ及びアナログ・ディジタル変換器
が製作されるようになってきた。
容量素子を用いたディジタル・アナログ及びアナログ・
ディジタル変換器精度劣化の原因となるのは、主に容量
素子間の容量比の精度である。
ディジタル変換器精度劣化の原因となるのは、主に容量
素子間の容量比の精度である。
従来、容量素子間の容量比を確保する方法としては、第
１図、第２図に示すように単位容量を並列接続する方法
がよく知られている。第１図は従来の容量素子の一例の
平面図、第２図は第１図の断面図を示す。第１図、第２
図において、半導体基板６に形成された絶縁膜７上には
最下層電極１が形成され、絶縁膜８を介して上部電極２
１が形成された構成が一般的である。上記したようにこ
のような容量素子１個で規定の容量を得るのでなく複数
個を並列にして容量比の精度を確保していたが、１０ビ
ット以上の高精度を必要とするディジタル・アナログ変
換器を得ようとするとき、プロセス変動、浮遊容量の影
響を受けて目的の精度を出すことは非常に困難である。
１図、第２図に示すように単位容量を並列接続する方法
がよく知られている。第１図は従来の容量素子の一例の
平面図、第２図は第１図の断面図を示す。第１図、第２
図において、半導体基板６に形成された絶縁膜７上には
最下層電極１が形成され、絶縁膜８を介して上部電極２
１が形成された構成が一般的である。上記したようにこ
のような容量素子１個で規定の容量を得るのでなく複数
個を並列にして容量比の精度を確保していたが、１０ビ
ット以上の高精度を必要とするディジタル・アナログ変
換器を得ようとするとき、プロセス変動、浮遊容量の影
響を受けて目的の精度を出すことは非常に困難である。
また、浮遊容量の影響等をさけるためには、単位容量を
大きくする必要がある。この方法によると、必然的に容
量素子面積の増大を招きチップ面積が大きくなるという
欠点が生ずる。
大きくする必要がある。この方法によると、必然的に容
量素子面積の増大を招きチップ面積が大きくなるという
欠点が生ずる。
本発明の目的は、上記したような欠点を除き、容量精度
並びに容量比精度が高く、かつ小型化された容量素子を
含む半導体集積回路装置を提供することにある。
並びに容量比精度が高く、かつ小型化された容量素子を
含む半導体集積回路装置を提供することにある。
本発明の半導体集積回路装置は、複数個の容量素子を内
蔵する半導体集積回路装置において、前記容量素子の一
部又は全部を２層容量素子とし、該２層容量素子の最上
層電極は１個又は相互に接続された複数個の分割電極か
らなり、かつ該最上層電極は該容量素子の最下層電極に
接続され、該最上層電極を最下層電極との接続部又は分
割電極内蔵することにより構成される。
蔵する半導体集積回路装置において、前記容量素子の一
部又は全部を２層容量素子とし、該２層容量素子の最上
層電極は１個又は相互に接続された複数個の分割電極か
らなり、かつ該最上層電極は該容量素子の最下層電極に
接続され、該最上層電極を最下層電極との接続部又は分
割電極内蔵することにより構成される。
以下、本発明の実施例について、図面を参照して説明す
る。
る。
第３図は本発明の一実施例の平面図であり、第４図は第
３図Ａ −Ａ’に於ける断面図である。
３図Ａ −Ａ’に於ける断面図である。
第４図、第５図に示すように、２層容量素子用最下層電
極１は、半導体基板６上に形成された絶縁膜７上に設け
られ、内部電極２は最下層電極１上に設けられた絶縁膜
８上に設けられ、さらに接続部４により相互に接続され
た最上層電極３は内部電極２上の絶縁膜９上に設けられ
ている。
極１は、半導体基板６上に形成された絶縁膜７上に設け
られ、内部電極２は最下層電極１上に設けられた絶縁膜
８上に設けられ、さらに接続部４により相互に接続され
た最上層電極３は内部電極２上の絶縁膜９上に設けられ
ている。
最上層電極３，４は接続部４によりスルーホール５を介
して最下層電極１に接続され、最終のつ工−ハ処理工程
にて表面保護膜１０により容量素子部の全体は覆われて
いる。
して最下層電極１に接続され、最終のつ工−ハ処理工程
にて表面保護膜１０により容量素子部の全体は覆われて
いる。
次に、ウェーッ・処理工程終了後に集積回路装着はウェ
ーハの状態で特性の検査を行なうが、このとき検査しな
からレーザエネルギーを最上層電極接続部４又は４′に
照射し、表面保護膜ともども最上層電極接続部４又は４
′の一部を蒸発して切断する。
ーハの状態で特性の検査を行なうが、このとき検査しな
からレーザエネルギーを最上層電極接続部４又は４′に
照射し、表面保護膜ともども最上層電極接続部４又は４
′の一部を蒸発して切断する。
なお、最上層電極接続部４及び４′は最上層電極部３に
比べ十分に細く形成されているので、レーザビームの照
射により簡単に切断でき、その切断部は周囲の表面保賎
膜が再溶融して流れ、完全に切断部が覆われるので、信
頼性の問題が起きることは無い。
比べ十分に細く形成されているので、レーザビームの照
射により簡単に切断でき、その切断部は周囲の表面保賎
膜が再溶融して流れ、完全に切断部が覆われるので、信
頼性の問題が起きることは無い。
上記実施例では、電極形状を矩形で示したが、円形、多
角形等でもよく、特に限定されるものではない。
角形等でもよく、特に限定されるものではない。
また、電極材料として、最下層電極１はポリシリ、コン
、内部′電極２はポリシリコン又はアルミニウム、最下
層電極３はアルミニウム等を用いるのが比較的に容易で
ある。
、内部′電極２はポリシリコン又はアルミニウム、最下
層電極３はアルミニウム等を用いるのが比較的に容易で
ある。
容量形成用の層間の絶縁膜としては、第１層目の絶縁膜
８はシリコン酸化膜、シリコン窒化膜等を数百へ程歴、
第２層目の絶縁膜９は第１層目と同等にするか、又はシ
リコン酸化膜、シリコン屋化膜又はＰＥＧ膜を数千Ａに
することもＥＪ能である。特に、後者のように、第２層
目の絶縁膜９として膜厚を数千穴にする場合は、通常の
シリコンゲー）ＭＯ８集積回路装置を製作する時のゲー
トポリシリコンとアルミニウム配線を、それぞれ内部電
極と最上層電極とすることができ、容量素子を２層化す
るための特別な工程を必要としないという特徴がある。
８はシリコン酸化膜、シリコン窒化膜等を数百へ程歴、
第２層目の絶縁膜９は第１層目と同等にするか、又はシ
リコン酸化膜、シリコン屋化膜又はＰＥＧ膜を数千Ａに
することもＥＪ能である。特に、後者のように、第２層
目の絶縁膜９として膜厚を数千穴にする場合は、通常の
シリコンゲー）ＭＯ８集積回路装置を製作する時のゲー
トポリシリコンとアルミニウム配線を、それぞれ内部電
極と最上層電極とすることができ、容量素子を２層化す
るための特別な工程を必要としないという特徴がある。
以上説明したとおり、本発明によれば、内蔵された容量
素子を工程数を増すことなく２層化することができ、か
つ２層化した容量素子の最上Ｎ１ｔｔ極を分割ｉＩ！極
にし、レーザエネルギーを照射して切断することにより
容量値を調整することにより、大型にすることなく、高
精度の容量具びに容量比を得ることができ、従って高精
度のディジタ化・アナログ変換器等が容易に製作できる
という効果がある。
素子を工程数を増すことなく２層化することができ、か
つ２層化した容量素子の最上Ｎ１ｔｔ極を分割ｉＩ！極
にし、レーザエネルギーを照射して切断することにより
容量値を調整することにより、大型にすることなく、高
精度の容量具びに容量比を得ることができ、従って高精
度のディジタ化・アナログ変換器等が容易に製作できる
という効果がある。
第１図は従来の容量素子の一例の平面図、第２図は第１
図の断面図、第３図は本発明の一実施例の平面図、第４
図は第３図のＡ−Ａ綜における断面図である。 １・・・・・・最下層電極、２・・・・・・内部電極、
３・・・・・・最上層電極、４，４′・・・・・・最上
層電極接続部、５・・・・・・スルーホール、６・・・
・・・半導体基板、７．’８．９・・・・・・絶縁膜、
１０・・・・・・表面保護膜、２１・・・・・・上部電
極。 羊ｌ 凹 第２ 図
図の断面図、第３図は本発明の一実施例の平面図、第４
図は第３図のＡ−Ａ綜における断面図である。 １・・・・・・最下層電極、２・・・・・・内部電極、
３・・・・・・最上層電極、４，４′・・・・・・最上
層電極接続部、５・・・・・・スルーホール、６・・・
・・・半導体基板、７．’８．９・・・・・・絶縁膜、
１０・・・・・・表面保護膜、２１・・・・・・上部電
極。 羊ｌ 凹 第２ 図
Claims (1)
- （１）複数個の容量素子を内蔵する半導体集積回路装置
において、前記容量素子の一部又は全部を２層容量素子
とし、該２層容量素子の最上層電極は１個又は相互に接
続された複数個の分割電極からなり、かつ該最上層電極
は該容量素子の最下層電極に接続され、該最上層電極と
最下層電極との接続部又は分割電極相互の接続部を切断
することにより容量調節を可能にじた容量調整用容量素
子部を有する容量素子を内蔵することを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001606A JPS60144960A (ja) | 1984-01-09 | 1984-01-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001606A JPS60144960A (ja) | 1984-01-09 | 1984-01-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60144960A true JPS60144960A (ja) | 1985-07-31 |
Family
ID=11506155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001606A Pending JPS60144960A (ja) | 1984-01-09 | 1984-01-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144960A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170462A (ja) * | 1988-12-22 | 1990-07-02 | Nec Corp | 半導体装置 |
| JPH03231453A (ja) * | 1990-02-07 | 1991-10-15 | Toshiba Corp | キャパシターを備えた半導体装置 |
-
1984
- 1984-01-09 JP JP59001606A patent/JPS60144960A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170462A (ja) * | 1988-12-22 | 1990-07-02 | Nec Corp | 半導体装置 |
| JPH03231453A (ja) * | 1990-02-07 | 1991-10-15 | Toshiba Corp | キャパシターを備えた半導体装置 |
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