JPS6165464A - 厚膜多層基板における膜抵抗体の製造方法 - Google Patents
厚膜多層基板における膜抵抗体の製造方法Info
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- JPS6165464A JPS6165464A JP59187564A JP18756484A JPS6165464A JP S6165464 A JPS6165464 A JP S6165464A JP 59187564 A JP59187564 A JP 59187564A JP 18756484 A JP18756484 A JP 18756484A JP S6165464 A JPS6165464 A JP S6165464A
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- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
- H01C17/22—Apparatus or processes specially adapted for manufacturing resistors adapted for trimming
- H01C17/24—Apparatus or processes specially adapted for manufacturing resistors adapted for trimming by removing or adding resistive material
- H01C17/242—Apparatus or processes specially adapted for manufacturing resistors adapted for trimming by removing or adding resistive material by laser
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、厚膜多層基板における膜抵゛抗体の製造方
法に係り、特に下層側に形成された抵抗体のトリミング
を容易にし、該抵抗体の抵抗値を正確に設定し得るよう
にしたものに関する。
法に係り、特に下層側に形成された抵抗体のトリミング
を容易にし、該抵抗体の抵抗値を正確に設定し得るよう
にしたものに関する。
Ｃ発明の技術的背景］
周知のように、近時では、電子機器等の小形軽量化を図
るために、混成集積回路が多く使用されるようになって
きている。この混成集積回路は、一般に、絶縁基板に導
体材料及び抵抗材料を印刷してなる回路層の形成された
厚膜基板に、リード線のないチップタイプの受動素子や
能動素１子を半田付けして構成されるものである。
るために、混成集積回路が多く使用されるようになって
きている。この混成集積回路は、一般に、絶縁基板に導
体材料及び抵抗材料を印刷してなる回路層の形成された
厚膜基板に、リード線のないチップタイプの受動素子や
能動素１子を半田付けして構成されるものである。
ところで、上記のような厚膜基板においては、回路の高
密度実装化を図るために、回路層を絶縁層を介して多層
に形成することが行なわれている。
密度実装化を図るために、回路層を絶縁層を介して多層
に形成することが行なわれている。
第３図は、このような厚膜多層基板の従来の製造方法を
説明するためのものである。まず、例えばアルミナ等の
セラミック材料で形成された絶縁基板１１上に、下層配
線導体１２．１３及び下層抵抗体１４を形成し、第１の
回路層１５を構成する。この下層配線導体１２．１３は
、例えば銀−パラジウム系ペーストをスクリーン印刷法
で印刷し８００〜９００℃の高温で酸化雰囲気中で焼成
することにより形成される。また、上記下層抵抗体１４
は、例えば酸化ルテニウム系ペーストを上記と同様に印
刷・焼成することにより形成されるものである。そして
、上記下層抵抗体１４に、例えばレーザトリミング法や
サンドブラスト法等によりトリミング（切り込み１６）
を施して、その抵抗値を設定する。
説明するためのものである。まず、例えばアルミナ等の
セラミック材料で形成された絶縁基板１１上に、下層配
線導体１２．１３及び下層抵抗体１４を形成し、第１の
回路層１５を構成する。この下層配線導体１２．１３は
、例えば銀−パラジウム系ペーストをスクリーン印刷法
で印刷し８００〜９００℃の高温で酸化雰囲気中で焼成
することにより形成される。また、上記下層抵抗体１４
は、例えば酸化ルテニウム系ペーストを上記と同様に印
刷・焼成することにより形成されるものである。そして
、上記下層抵抗体１４に、例えばレーザトリミング法や
サンドブラスト法等によりトリミング（切り込み１６）
を施して、その抵抗値を設定する。
その後、上記第１の回路層１５上に、例えばガラス系ペ
ーストの印刷・焼成を２回繰り返して２層の絶縁層１７
．４８を形成し、図中上側の絶縁層１８上に上記と同様
にして上層配線導体１９〜２１及び上層抵抗体２２を形
成し第２の回路層２３を構成する。そして、上記上層抵
抗体２２にトリミング（切り込み２４）を施してその抵
抗値を設定し、ここに厚膜多層基板が構成されるもので
ある。
ーストの印刷・焼成を２回繰り返して２層の絶縁層１７
．４８を形成し、図中上側の絶縁層１８上に上記と同様
にして上層配線導体１９〜２１及び上層抵抗体２２を形
成し第２の回路層２３を構成する。そして、上記上層抵
抗体２２にトリミング（切り込み２４）を施してその抵
抗値を設定し、ここに厚膜多層基板が構成されるもので
ある。
［背景技術の問題点］
しかしながら、上記のような従来の厚膜多層基板の製造
方法では、下層抵抗体１４のトリミング終了後、つまり
下層抵抗体１４の抵抗値が設定された後に、絶縁層１７
．１８や上層配線導体１９〜２１及び上層抵抗体２２等
を形成するために高温での焼成が繰り返されるので、下
層抵抗体１４の抵抗値がトリミング時の設定値から大き
く変動してしまうという問題が生じる。そして、特にこ
の抵抗値の変動幅は、約１０％にも及ぶ場合があるため
、下層抵抗体１４としては、高精度の抵抗値が必要とさ
れる回路への適用ができないという不都合が生じるもの
である。また、下層抵抗体１４のトリミング工程と、上
層抵抗体２２のトリミング工程とを別個に行なっている
ため、製造工程が煩雑になるという問題も有している。
方法では、下層抵抗体１４のトリミング終了後、つまり
下層抵抗体１４の抵抗値が設定された後に、絶縁層１７
．１８や上層配線導体１９〜２１及び上層抵抗体２２等
を形成するために高温での焼成が繰り返されるので、下
層抵抗体１４の抵抗値がトリミング時の設定値から大き
く変動してしまうという問題が生じる。そして、特にこ
の抵抗値の変動幅は、約１０％にも及ぶ場合があるため
、下層抵抗体１４としては、高精度の抵抗値が必要とさ
れる回路への適用ができないという不都合が生じるもの
である。また、下層抵抗体１４のトリミング工程と、上
層抵抗体２２のトリミング工程とを別個に行なっている
ため、製造工程が煩雑になるという問題も有している。
そこで、近時では、第４図に示すような手段（特開昭５
９−９９９７号公報参照）が考えられている。
９−９９９７号公報参照）が考えられている。
すなわち、これは、下層抵抗体１４の形成後トリミング
を行なわず、第１の回路層１５．絶縁層１７．１８及び
第２の回路層２３が全て形成された後、下層抵抗体１４
に対して絶縁層１８の上から例えばレーザ光を照射して
トリミング（切り込み２５）を施すとともに、上層抵抗
体２２にトリミング（切り込み２６）を施すようにして
いるしのである。
を行なわず、第１の回路層１５．絶縁層１７．１８及び
第２の回路層２３が全て形成された後、下層抵抗体１４
に対して絶縁層１８の上から例えばレーザ光を照射して
トリミング（切り込み２５）を施すとともに、上層抵抗
体２２にトリミング（切り込み２６）を施すようにして
いるしのである。
ところが、上記のような手段では、２層の絶縁層１７．
１８全体の膜厚は通常４０〜５０μｍにもなるため、絶
縁層１７．１８を介して下層抵抗体１４をトリミングす
ることが技術的に極めて困難になるという問題を有して
いる。例えばレーザトリミングを行なう場合には、レー
ザの出力を高めかつトリミングスピードを低くしなけれ
ばならないもので、非常に時間がかかるとともに、抵抗
値の精度も直接トリミングを施すものに比して劣化する
ものである。
１８全体の膜厚は通常４０〜５０μｍにもなるため、絶
縁層１７．１８を介して下層抵抗体１４をトリミングす
ることが技術的に極めて困難になるという問題を有して
いる。例えばレーザトリミングを行なう場合には、レー
ザの出力を高めかつトリミングスピードを低くしなけれ
ばならないもので、非常に時間がかかるとともに、抵抗
値の精度も直接トリミングを施すものに比して劣化する
ものである。
［発明の目的］
この発明は上記事情を考慮しなされたもので、下層側に
形成された抵抗体の抵抗値を変動させることなく正確に
設定し財るとともに、製造工程も簡易化し得る観めで良
好な厚膜多層基板における膜抵抗体の製造方法を１足供
することを目的とする。
形成された抵抗体の抵抗値を変動させることなく正確に
設定し財るとともに、製造工程も簡易化し得る観めで良
好な厚膜多層基板における膜抵抗体の製造方法を１足供
することを目的とする。
［発明の概要］
すなわち、この発明に係る厚膜多層基板における膜抵抗
体の製造方法は、絶縁基体上に抵抗体を含む第１の回路
層を形成する第１の工程と、この第１の工程の後前記第
１の回路層上に前記抵抗体のトリミング部分と対向する
部分の膜厚を薄くして絶縁層を形成する第２の工程と、
この第２の工程の後前記絶縁層上に第２の回路層を形成
する第３の工程と、この第３の工程の後前記絶縁層の膜
厚の薄い部分を介して前記抵抗体のトリミングを行なう
第４の工程とを具備することにより、下層側に形成され
た抵抗体の抵抗値を変動させることなく正確に設定し寿
るとともに、製造工程も簡易 ′化し得るようにしたも
のである。
体の製造方法は、絶縁基体上に抵抗体を含む第１の回路
層を形成する第１の工程と、この第１の工程の後前記第
１の回路層上に前記抵抗体のトリミング部分と対向する
部分の膜厚を薄くして絶縁層を形成する第２の工程と、
この第２の工程の後前記絶縁層上に第２の回路層を形成
する第３の工程と、この第３の工程の後前記絶縁層の膜
厚の薄い部分を介して前記抵抗体のトリミングを行なう
第４の工程とを具備することにより、下層側に形成され
た抵抗体の抵抗値を変動させることなく正確に設定し寿
るとともに、製造工程も簡易 ′化し得るようにしたも
のである。
［発明の実施例］
以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図及び第２図において、まず、例えば
アルミナ等のセラミック材料で形成された絶縁基板２１
上に、下層配線導体２８．２９及び下層抵抗体３０を形
成し、第１の回路層３１を構成する。この下層配線導体
２８．２９は、例えば銀−パラジウム系ペーストをスク
リーン印刷法で印刷し８００〜９００℃の＾濡で酸化雰
囲気中で焼成することにより形成される。また、上記下
層抵抗体３０は、例えば酸化ルテニウム系ペーストを上
記と同様に印刷・焼成することにより形成されるもので
ある。
に説明する。第１図及び第２図において、まず、例えば
アルミナ等のセラミック材料で形成された絶縁基板２１
上に、下層配線導体２８．２９及び下層抵抗体３０を形
成し、第１の回路層３１を構成する。この下層配線導体
２８．２９は、例えば銀−パラジウム系ペーストをスク
リーン印刷法で印刷し８００〜９００℃の＾濡で酸化雰
囲気中で焼成することにより形成される。また、上記下
層抵抗体３０は、例えば酸化ルテニウム系ペーストを上
記と同様に印刷・焼成することにより形成されるもので
ある。
その後、上記下層抵抗体３０にトリミングを施すことな
く、上記第１の回路層３１上に、例えばガラス系ペース
トの印刷・焼成を２回繰り返して、２層の絶縁層３２．
３３を形成する。この場合、図中上側の絶縁層３３は、
下層抵抗体３０のトリミング部分に対応する位置に開口
部３４を有するように形成され、結局絶縁層３２．３３
を合わせた膜厚が下層抵抗体３０のトリミング部分に対
応する部分だけ薄くなるように形成されているものであ
る。
く、上記第１の回路層３１上に、例えばガラス系ペース
トの印刷・焼成を２回繰り返して、２層の絶縁層３２．
３３を形成する。この場合、図中上側の絶縁層３３は、
下層抵抗体３０のトリミング部分に対応する位置に開口
部３４を有するように形成され、結局絶縁層３２．３３
を合わせた膜厚が下層抵抗体３０のトリミング部分に対
応する部分だけ薄くなるように形成されているものであ
る。
そして、上記絶縁層３３上に、上記と同様にして上層配
線導体３５〜３７及び上層抵抗体３８を形成し第２の回
路層３９を構成する。その後、上記下層抵抗体３０に上
記絶縁層３３の開口部３４を介してトリミング（切り込
み４０）を施すとともに、同時に、上層抵抗体３８にも
トリミング（切り込み４１）を施し、ここに厚膜多層基
板が構成されるものである。
線導体３５〜３７及び上層抵抗体３８を形成し第２の回
路層３９を構成する。その後、上記下層抵抗体３０に上
記絶縁層３３の開口部３４を介してトリミング（切り込
み４０）を施すとともに、同時に、上層抵抗体３８にも
トリミング（切り込み４１）を施し、ここに厚膜多層基
板が構成されるものである。
したがって、上記実施例によれば、第１の回路層３１．
第２の回路層３９及び絶縁層３２．３３等が全て印刷・
焼成された後に下層抵抗体３０のトリミングを行なうと
ともに、絶縁層３２．３３を合わせた膜厚が下層抵抗体
３０のトリミング部分に対応する部分だけ薄くなってい
るので、トリミング作業が容易にでき下層抵抗体３０の
抵抗値を正確に設定することができ、高精度の抵抗値が
必要とされる回路への通用を可能にすることができる。
第２の回路層３９及び絶縁層３２．３３等が全て印刷・
焼成された後に下層抵抗体３０のトリミングを行なうと
ともに、絶縁層３２．３３を合わせた膜厚が下層抵抗体
３０のトリミング部分に対応する部分だけ薄くなってい
るので、トリミング作業が容易にでき下層抵抗体３０の
抵抗値を正確に設定することができ、高精度の抵抗値が
必要とされる回路への通用を可能にすることができる。
また、下層抵抗体３０と上層抵抗体３９とを同時にトリ
ミングすることができるので、トリミング工程が１回で
すみ、製造が簡易化されるものである。
ミングすることができるので、トリミング工程が１回で
すみ、製造が簡易化されるものである。
ここで、上記実施例では、第１の回路層３１及び第２の
回路１ｉ１３９に共に抵抗体３０．３８を形成するよう
にしたが、これは第１の回路層３１にのみ抵抗体３０が
形成されるものや、低抗体が３層以上の多層構造になっ
ているもの等にも適用し得ることは言うまでもないこと
である。また、絶縁層３３に形成された開口部３４とし
ては、例えばＬ字状や円形状等適宜設定し得るとともに
、１つの下層抵抗体に対して複数形成するようにしても
よいものである。
回路１ｉ１３９に共に抵抗体３０．３８を形成するよう
にしたが、これは第１の回路層３１にのみ抵抗体３０が
形成されるものや、低抗体が３層以上の多層構造になっ
ているもの等にも適用し得ることは言うまでもないこと
である。また、絶縁層３３に形成された開口部３４とし
ては、例えばＬ字状や円形状等適宜設定し得るとともに
、１つの下層抵抗体に対して複数形成するようにしても
よいものである。
ざらに、絶縁層３３に開口部３４を形成するのに限らず
、絶縁層３２に開口部を形成して絶縁層３２．３３を合
わせた膜厚を薄くするようにしてもよいものである。ま
た、上記のような高温焼成型厚膜多層基板に限らず、樹
脂系の低温硬化型厚膜多層基板にも実施し得るものであ
る。
、絶縁層３２に開口部を形成して絶縁層３２．３３を合
わせた膜厚を薄くするようにしてもよいものである。ま
た、上記のような高温焼成型厚膜多層基板に限らず、樹
脂系の低温硬化型厚膜多層基板にも実施し得るものであ
る。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
Ｅ発明の効果］
したがって、以上詳述したようにこの発明によれば、下
層側に形成された低抗体の抵抗値を変動させることなく
正確に設定し得るとともに、製造工程も簡易化し得る（
転めて良好な厚膜多層基板における膜抵抗体の製造方法
を提供することができる。
層側に形成された低抗体の抵抗値を変動させることなく
正確に設定し得るとともに、製造工程も簡易化し得る（
転めて良好な厚膜多層基板における膜抵抗体の製造方法
を提供することができる。
第１図及び第２図はそれぞれこの発明に係る厚膜多層基
板における膜抵抗体の製造方法の一実施例を示す側断面
図及び平面図、第３図及び第４図はそれぞれ従来の厚膜
多層基板における膜抵抗体の製造方法を示す側断面図で
ある。 １１・・・絶縁基板、１２．１３・・・下層配線導体、
１４・・・下層抵抗体、１５・・・第１の回路層、１６
・・・切り込み、１１゜１８・・・絶縁層、１９〜２１
・・・上層配線導体、２２・・・上層抵抗体、２３・・
・第２の回路層、２４・・・切り込み、２５．２６・・
・切り込み、２７・・・絶縁基板、２８．２９・・・下
層配線導体、３０・・・下層抵抗体、３１・・・第１の
回路層、３２．３３・・・絶縁層、３４・・・開口部、
３５〜３７・・・上層配線導体、３８・・・上層抵抗体
、３９・・・第２の回路層、４０．４１・・・切り込み
。
板における膜抵抗体の製造方法の一実施例を示す側断面
図及び平面図、第３図及び第４図はそれぞれ従来の厚膜
多層基板における膜抵抗体の製造方法を示す側断面図で
ある。 １１・・・絶縁基板、１２．１３・・・下層配線導体、
１４・・・下層抵抗体、１５・・・第１の回路層、１６
・・・切り込み、１１゜１８・・・絶縁層、１９〜２１
・・・上層配線導体、２２・・・上層抵抗体、２３・・
・第２の回路層、２４・・・切り込み、２５．２６・・
・切り込み、２７・・・絶縁基板、２８．２９・・・下
層配線導体、３０・・・下層抵抗体、３１・・・第１の
回路層、３２．３３・・・絶縁層、３４・・・開口部、
３５〜３７・・・上層配線導体、３８・・・上層抵抗体
、３９・・・第２の回路層、４０．４１・・・切り込み
。
Claims (2)
- （１）絶縁基体上に抵抗体を含む第１の回路層を形成す
る第１の工程と、この第１の工程の後前記第１の回路層
上に前記抵抗体のトリミング部分と対向する部分の膜厚
を薄くして絶縁層を形成する第２の工程と、この第２の
工程の後前記絶縁層上に第２の回路層を形成する第３の
工程と、この第３の工程の後前記絶縁層の膜厚の薄い部
分を介して前記抵抗体のトリミングを行なう第４の工程
とを具備してなることを特徴とする厚膜多層基板におけ
る膜抵抗体の製造方法。 - （２）上記第２の工程は、複数の絶縁層を多層に形成し
、所定の絶縁層の上記抵抗体のトリミング部分と対向す
る部分に開口部を形成することにより、絶縁層全体の膜
厚を薄くするようにしてなることを特徴とする特許請求
の範囲第１項記載の厚膜多層基板における膜抵抗体の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59187564A JPS6165464A (ja) | 1984-09-07 | 1984-09-07 | 厚膜多層基板における膜抵抗体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59187564A JPS6165464A (ja) | 1984-09-07 | 1984-09-07 | 厚膜多層基板における膜抵抗体の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6165464A true JPS6165464A (ja) | 1986-04-04 |
Family
ID=16208289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59187564A Pending JPS6165464A (ja) | 1984-09-07 | 1984-09-07 | 厚膜多層基板における膜抵抗体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6165464A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6471147A (en) * | 1987-08-12 | 1989-03-16 | American Telephone & Telegraph | Solid state circuit with laser-fusible link |
| US5439732A (en) * | 1993-01-22 | 1995-08-08 | Nippondenso Co., Ltd. | Ceramic multi-layer wiring board |
| US5593722A (en) * | 1992-12-22 | 1997-01-14 | Nippondenso Co., Ltd. | Method of producing thick multi-layer substrates |
| US7105911B2 (en) | 2002-10-16 | 2006-09-12 | Hitachi, Ltd. | Multilayer electronic substrate, and the method of manufacturing multilayer electronic substrate |
| JP5397539B2 (ja) * | 2010-03-31 | 2014-01-22 | 株式会社村田製作所 | 多層セラミック基板およびその製造方法 |
-
1984
- 1984-09-07 JP JP59187564A patent/JPS6165464A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6471147A (en) * | 1987-08-12 | 1989-03-16 | American Telephone & Telegraph | Solid state circuit with laser-fusible link |
| US5593722A (en) * | 1992-12-22 | 1997-01-14 | Nippondenso Co., Ltd. | Method of producing thick multi-layer substrates |
| DE4343934B4 (de) * | 1992-12-22 | 2005-08-25 | Denso Corp., Kariya | Verfahren zum Erzeugen von Vielfach-Dickschichtsubstraten |
| US5439732A (en) * | 1993-01-22 | 1995-08-08 | Nippondenso Co., Ltd. | Ceramic multi-layer wiring board |
| US5562973A (en) * | 1993-01-22 | 1996-10-08 | Nippondenso Co. Ltd. | Ceramic multi-layer wiring board |
| US7105911B2 (en) | 2002-10-16 | 2006-09-12 | Hitachi, Ltd. | Multilayer electronic substrate, and the method of manufacturing multilayer electronic substrate |
| JP5397539B2 (ja) * | 2010-03-31 | 2014-01-22 | 株式会社村田製作所 | 多層セラミック基板およびその製造方法 |
| US8754742B2 (en) | 2010-03-31 | 2014-06-17 | Murata Manufacturing Co., Ltd. | Multilayer ceramic substrate and method for producing the same |
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