JPS60148227A - Ａ／ｄ変換器の試験方法 - Google Patents
Ａ／ｄ変換器の試験方法Info
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- JPS60148227A JPS60148227A JP387584A JP387584A JPS60148227A JP S60148227 A JPS60148227 A JP S60148227A JP 387584 A JP387584 A JP 387584A JP 387584 A JP387584 A JP 387584A JP S60148227 A JPS60148227 A JP S60148227A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
−）発明の技術分野
本発明は入／Ｄ変換器特にプリント配啜板あるいは完成
組立体（以下プリント板）等東間あるいは完成実装体に
搭載して組込まれたＡ／Ｄ変換器の試験に関する０ 伽） 技術の背景 情報処理システムは半導体技術特に集積化技術の発達に
伴い広い分野において利用されるようになっｆｃｏアナ
ログ情報を論理処理に通したディジタル情報に変換する
Ａ／Ｄ変換器あるいはその逆のＤ／Ａ変換器もまたＳ積
回路（ＩＣ）化され低コストで提供されるようになった
０ （ｃ） 従来技術と問題点 第１図にｍ ＋ ｎビットと＼では８ビツトの並列形Ａ
／ Ｄ変換器Ｃ以下ＡＤＣ）のブロック図および第２
図にその変換特性を示す・図において１は２５６−ｔｄ
１８エンコーダ、２Ｉ〜１．。は比較器およびＲは基準
電圧分割抵抗である＠エンコーダｌは２５６人力を２進
符号８ビットに変換する機能を有する０各比較器２．〜
１．６は各非反転入力端子にアナログ入力信号が与えら
れて他の反転入力端子に印加される基準電圧Ｖｒｅｆを
分割して得た対象基準電圧Ｖｎと比較してアナログ入力
信号が１廻るときは、各比較器２．〜ｕｓ Ｋおける出
力電圧は低レベルＯから高レベルｌに転移する◎対象基
準電圧は外部より与えられる一定の直流電圧を分割抵抗
によって比較器２１，６にはＶｒｅｆ／ｓｓｅ＊比較器
２□１には２Ｗｅｆ／！ｓ６・・・・・・・・・比較器
２鵞には２５５ Ｖｒ ＠ ｆ ／＊ｓｓ ｈ比較器２
ＩにはＶｒａｆと等差級数的に与えられるのでアナログ
入力信号のレベルに従って比較器２１１６側から順に比
較器２．に向って比較器２ Ｉ−＠ｕの各出力が１を出
力するのでアナログ入力信号の電圧１直に対応し第２図
に示すようにこ＼では基準電圧Ｖｒａｆ／３１．を最小
スケールビット（以下ＬＳＢ）とする８ビツトによるデ
ィジタル信号のエンコーダ１の出力端子に得られる０こ
のＡＤＣの例では８ビツトの分解能を得るため２’＝２
５６個の比較器２．〜１．６を使用しており、このＡＤ
Ｃを出荷するためにはこれを１廻る精度の例えば１１〜
１２ビツトの分解能を有する精度の＊、圧源により比較
試験を施している０このようなＡＤＣがプリント仮に搭
載接続して回路接続を施し電気機器等における検出信号
のディジタル処理ヲ芙現する手段として組込まれたよう
なケースで、該プリント板に組込まれたま＼のＡＤＣに
ついて試験を必要とする場合周辺回路への電流漏洩等で
上記のように精度の良い電圧を印加するのは困難であり
、漏洩電流を含めた電流容′ｊｋｔ−備えた出力インピ
ーダンスの低い該電圧源は高価となる問題があった〇 （ｄ） 発明の目的 本発明の目的は上記の問題点を除去するため。
組立体（以下プリント板）等東間あるいは完成実装体に
搭載して組込まれたＡ／Ｄ変換器の試験に関する０ 伽） 技術の背景 情報処理システムは半導体技術特に集積化技術の発達に
伴い広い分野において利用されるようになっｆｃｏアナ
ログ情報を論理処理に通したディジタル情報に変換する
Ａ／Ｄ変換器あるいはその逆のＤ／Ａ変換器もまたＳ積
回路（ＩＣ）化され低コストで提供されるようになった
０ （ｃ） 従来技術と問題点 第１図にｍ ＋ ｎビットと＼では８ビツトの並列形Ａ
／ Ｄ変換器Ｃ以下ＡＤＣ）のブロック図および第２
図にその変換特性を示す・図において１は２５６−ｔｄ
１８エンコーダ、２Ｉ〜１．。は比較器およびＲは基準
電圧分割抵抗である＠エンコーダｌは２５６人力を２進
符号８ビットに変換する機能を有する０各比較器２．〜
１．６は各非反転入力端子にアナログ入力信号が与えら
れて他の反転入力端子に印加される基準電圧Ｖｒｅｆを
分割して得た対象基準電圧Ｖｎと比較してアナログ入力
信号が１廻るときは、各比較器２．〜ｕｓ Ｋおける出
力電圧は低レベルＯから高レベルｌに転移する◎対象基
準電圧は外部より与えられる一定の直流電圧を分割抵抗
によって比較器２１，６にはＶｒｅｆ／ｓｓｅ＊比較器
２□１には２Ｗｅｆ／！ｓ６・・・・・・・・・比較器
２鵞には２５５ Ｖｒ ＠ ｆ ／＊ｓｓ ｈ比較器２
ＩにはＶｒａｆと等差級数的に与えられるのでアナログ
入力信号のレベルに従って比較器２１１６側から順に比
較器２．に向って比較器２ Ｉ−＠ｕの各出力が１を出
力するのでアナログ入力信号の電圧１直に対応し第２図
に示すようにこ＼では基準電圧Ｖｒａｆ／３１．を最小
スケールビット（以下ＬＳＢ）とする８ビツトによるデ
ィジタル信号のエンコーダ１の出力端子に得られる０こ
のＡＤＣの例では８ビツトの分解能を得るため２’＝２
５６個の比較器２．〜１．６を使用しており、このＡＤ
Ｃを出荷するためにはこれを１廻る精度の例えば１１〜
１２ビツトの分解能を有する精度の＊、圧源により比較
試験を施している０このようなＡＤＣがプリント仮に搭
載接続して回路接続を施し電気機器等における検出信号
のディジタル処理ヲ芙現する手段として組込まれたよう
なケースで、該プリント板に組込まれたま＼のＡＤＣに
ついて試験を必要とする場合周辺回路への電流漏洩等で
上記のように精度の良い電圧を印加するのは困難であり
、漏洩電流を含めた電流容′ｊｋｔ−備えた出力インピ
ーダンスの低い該電圧源は高価となる問題があった〇 （ｄ） 発明の目的 本発明の目的は上記の問題点を除去するため。
上位ビットと下位ビラトラ分割して精度は多少低くなる
が被試験体のＡＤＣが−通りの作動機能を備えているこ
とをプリント板上に搭載したま＼で硼認試験が出来る手
段を具備しようとするものである・ （ｅ） 発明の構成 この目的は、Ａ／Ｄ変換器素子を他の付加回路素子と共
に搭載接続して構成する中間あるいは完成実装単位にお
ける試験システムにおいて、試験装置は該実装単位上の
Ａ／Ｄ変換器における仕様に従って該変換器の上位ｍビ
ットに対応し補正下位ビットを含む基準ディジタル信号
を印加して基準アナログ電圧を発生するＤ／Ａ変換手段
、該変換器の残り下位ｎビットに対応し０ボルトから少
くともｎ＋１ビットに匹敵する最大電圧に連続変化する
ランプ電圧信号を送出するランプ電圧発生手段、各上位
ビットにおける出力とＤ／Ａ変換手段に印加する基準デ
ィジタル信号を照合する第１、 の比較手段、最小スケ
ールビット信号を計数する手段および各下位ｎビットに
訃ける出力と計数手段の出力を照合する第２の比較手段
を具備し、試験装置の制御部はＤ／Ａ変換手段をして該
変換器に各アナログ基準電圧を印加せしめて変換器の下
位ｎビットを無視しつ＼第１比較手段をして上位ｍビッ
ト出力を基準ディジタル信号と比較照合せしめ、ランプ
電圧発生手段をしてランプ電圧全印加せしめその上位ｍ
ビラトラ無視しつ＼第２比較手段をして下位ｎビット出
力を計数手段の出力と比較照合せしめ試験を実行するこ
とを特徴とするＡ／Ｄ変換器の試験方法を提供すること
によって達成することが出来る。 □ （ｆ） 発明の実施例 以下本発明の一実施例について図面を参照〜しっ＼説明
する。
が被試験体のＡＤＣが−通りの作動機能を備えているこ
とをプリント板上に搭載したま＼で硼認試験が出来る手
段を具備しようとするものである・ （ｅ） 発明の構成 この目的は、Ａ／Ｄ変換器素子を他の付加回路素子と共
に搭載接続して構成する中間あるいは完成実装単位にお
ける試験システムにおいて、試験装置は該実装単位上の
Ａ／Ｄ変換器における仕様に従って該変換器の上位ｍビ
ットに対応し補正下位ビットを含む基準ディジタル信号
を印加して基準アナログ電圧を発生するＤ／Ａ変換手段
、該変換器の残り下位ｎビットに対応し０ボルトから少
くともｎ＋１ビットに匹敵する最大電圧に連続変化する
ランプ電圧信号を送出するランプ電圧発生手段、各上位
ビットにおける出力とＤ／Ａ変換手段に印加する基準デ
ィジタル信号を照合する第１、 の比較手段、最小スケ
ールビット信号を計数する手段および各下位ｎビットに
訃ける出力と計数手段の出力を照合する第２の比較手段
を具備し、試験装置の制御部はＤ／Ａ変換手段をして該
変換器に各アナログ基準電圧を印加せしめて変換器の下
位ｎビットを無視しつ＼第１比較手段をして上位ｍビッ
ト出力を基準ディジタル信号と比較照合せしめ、ランプ
電圧発生手段をしてランプ電圧全印加せしめその上位ｍ
ビラトラ無視しつ＼第２比較手段をして下位ｎビット出
力を計数手段の出力と比較照合せしめ試験を実行するこ
とを特徴とするＡ／Ｄ変換器の試験方法を提供すること
によって達成することが出来る。 □ （ｆ） 発明の実施例 以下本発明の一実施例について図面を参照〜しっ＼説明
する。
第３図は本発明におけるＡ／Ｄ変換器の試験方法による
ブロック図および第４図はその第１．第２比較部のブロ
ック図を示す。図においてｉｏは試験装置、２０は被ｖ
：、験体となるＡＤＣ，ＬＬは制御部、１２はディジタ
ル・アナログ変換器（ＤＡＣ）、１３は試験信号発生部
、１４はスイッチ部、１５ａは第１比較部、１５ｂｒｉ
第２比較部、１６はカウンタ、ＯＲはオア回路、ＥＮＯ
Ｒは排他的ノア回路およびＡＮＤはアンド回路である。
ブロック図および第４図はその第１．第２比較部のブロ
ック図を示す。図においてｉｏは試験装置、２０は被ｖ
：、験体となるＡＤＣ，ＬＬは制御部、１２はディジタ
ル・アナログ変換器（ＤＡＣ）、１３は試験信号発生部
、１４はスイッチ部、１５ａは第１比較部、１５ｂｒｉ
第２比較部、１６はカウンタ、ＯＲはオア回路、ＥＮＯ
Ｒは排他的ノア回路およびＡＮＤはアンド回路である。
と＼で制御部１１は例えばマイクロプロセッサ（ＭＰＵ
）で構成され図示省略したが別途備えた記憶部に蓄積す
る制御プログラムおよび制御データに従って他の各構成
部材を制御して被試験体のＡＤＣ２０ｔ−試験する。ま
たＡＤＣ２０はプリント板に実装され回路接続されてい
るので信号の入出力はヂしピングによるものとする。ま
たその入力端子には回路接続があって微少電流の流出入
があっても有意の電圧印加は実行されていないものとす
る０こ＼でＡＤＣ２０はｍｌｎビ、ト例えば上位ｍビッ
トおよび下位ｎビ、ットｔそれぞれ４ビツトの計８ビッ
トとして説明する◎勿論任意のｍｌｎが設定出来る０Ｄ
ＡＣ１２は制御部１１の印加するディジタル信号に対応
するアナログ電圧を送出する０試験信号発生部１３は制
御部１１のクロックに従って０ボルトＭから連続変化し
て少くともｎ＋１ビットに対応する０こ＼では５ビツト
相当の最大電圧に至るランプ電圧または鋸歯状波電圧を
発生して送出する機能を備えている０スイッチ部１４は
例えばＥＣＬによるアナログスイッチであり、制御部１
１の制御に従ってＤＡＣ１２または試験信号発生器１３
の出力を選択しＡＤＣ２に送出する０第１比較部１５ａ
および第２比較部１５ｂは＠２図に示すように共通構成
のディジタル比較機能を有し、試験動作に際し制御部１
１は比較タイミング信号を第１比較部１５ｍに印加して
上位４ビツトの比較照合１ｋまた別のタイミングで第２
比較部Ｌ５ｂに印加して下位よりＬＳＢを除く第２．３
．４ビツトの比較照合を行って下位４ビツトの動作試ｗ
Ｍを実行する０カウンタ１６はｎビット容量でプリセッ
ト可能のアップダウンカウンタであり、制御部１１制碑
の下クリヤ信号（ＣＬＲ）によるリセット動作、ロード
信号ＣＬＯＡＤ）により別途入力されるオール＠０“ま
たはオール′１”を設定し、アップダウンの切換信号（
辛ｕｐ ／ ｄ ｏｗｎ ）に従つてそのクロック入力
に印加されるＡＤＣ２の送出するＬＳＤ信号を設定値の
オール＠０＠から加算またはオール°１＃から試算動作
を実行しその計数出力を第２比較部１５ｂに送出する０
本実施例では以上のように構成されているので制御部１
１は上位４ビツトの試験に際しては、上位４ピツ）００
００に対し娯差、漏−成金補正するため選択的に例えば
下位４ビツトとして００１０を付加しＯ＜）０００１０
０をＤＡＣ１２に印加して対応するアナログ電圧を発生
せしめ、スイッチ部１４をしてＤＡＣ１２の出力ｔ−Ａ
ＤＣ２０に印加すると共に、比較タイミング信号を第１
比較部１５ａだけに印加すると共に上位４ビツトを比較
照合の基準信号として送出しＡＤＣ２０の上位４ビツト
と比較動作を実行させる◎従ってＡＤＣ２０における下
位４ビツトにも出力が発生するがこの場合無視される・
次に上位４ビツトを次第に賀化させ００００エリ１１１
１へ順に試験する。
）で構成され図示省略したが別途備えた記憶部に蓄積す
る制御プログラムおよび制御データに従って他の各構成
部材を制御して被試験体のＡＤＣ２０ｔ−試験する。ま
たＡＤＣ２０はプリント板に実装され回路接続されてい
るので信号の入出力はヂしピングによるものとする。ま
たその入力端子には回路接続があって微少電流の流出入
があっても有意の電圧印加は実行されていないものとす
る０こ＼でＡＤＣ２０はｍｌｎビ、ト例えば上位ｍビッ
トおよび下位ｎビ、ットｔそれぞれ４ビツトの計８ビッ
トとして説明する◎勿論任意のｍｌｎが設定出来る０Ｄ
ＡＣ１２は制御部１１の印加するディジタル信号に対応
するアナログ電圧を送出する０試験信号発生部１３は制
御部１１のクロックに従って０ボルトＭから連続変化し
て少くともｎ＋１ビットに対応する０こ＼では５ビツト
相当の最大電圧に至るランプ電圧または鋸歯状波電圧を
発生して送出する機能を備えている０スイッチ部１４は
例えばＥＣＬによるアナログスイッチであり、制御部１
１の制御に従ってＤＡＣ１２または試験信号発生器１３
の出力を選択しＡＤＣ２に送出する０第１比較部１５ａ
および第２比較部１５ｂは＠２図に示すように共通構成
のディジタル比較機能を有し、試験動作に際し制御部１
１は比較タイミング信号を第１比較部１５ｍに印加して
上位４ビツトの比較照合１ｋまた別のタイミングで第２
比較部Ｌ５ｂに印加して下位よりＬＳＢを除く第２．３
．４ビツトの比較照合を行って下位４ビツトの動作試ｗ
Ｍを実行する０カウンタ１６はｎビット容量でプリセッ
ト可能のアップダウンカウンタであり、制御部１１制碑
の下クリヤ信号（ＣＬＲ）によるリセット動作、ロード
信号ＣＬＯＡＤ）により別途入力されるオール＠０“ま
たはオール′１”を設定し、アップダウンの切換信号（
辛ｕｐ ／ ｄ ｏｗｎ ）に従つてそのクロック入力
に印加されるＡＤＣ２の送出するＬＳＤ信号を設定値の
オール＠０＠から加算またはオール°１＃から試算動作
を実行しその計数出力を第２比較部１５ｂに送出する０
本実施例では以上のように構成されているので制御部１
１は上位４ビツトの試験に際しては、上位４ピツ）００
００に対し娯差、漏−成金補正するため選択的に例えば
下位４ビツトとして００１０を付加しＯ＜）０００１０
０をＤＡＣ１２に印加して対応するアナログ電圧を発生
せしめ、スイッチ部１４をしてＤＡＣ１２の出力ｔ−Ａ
ＤＣ２０に印加すると共に、比較タイミング信号を第１
比較部１５ａだけに印加すると共に上位４ビツトを比較
照合の基準信号として送出しＡＤＣ２０の上位４ビツト
と比較動作を実行させる◎従ってＡＤＣ２０における下
位４ビツトにも出力が発生するがこの場合無視される・
次に上位４ビツトを次第に賀化させ００００エリ１１１
１へ順に試験する。
この時も下位４ビツトは０１００を同様に付加してせる
ものとする・底圧制御部１１は下位４ビ、トの試験に際
しては試験信号発生部１３にクロックを送出してＯｖか
ら５ビツトに対応するランプ電圧を発生させ、スイッチ
部１４をして試験信号発生部１３１ｉ選択せしめ該電圧
ｔ”ＡＤｃ２０に印加する・同時にカウンタ１６にオー
ル°０″１（ｙ定し。
ものとする・底圧制御部１１は下位４ビ、トの試験に際
しては試験信号発生部１３にクロックを送出してＯｖか
ら５ビツトに対応するランプ電圧を発生させ、スイッチ
部１４をして試験信号発生部１３１ｉ選択せしめ該電圧
ｔ”ＡＤｃ２０に印加する・同時にカウンタ１６にオー
ル°０″１（ｙ定し。
ｕｐモードとしてＡＤＣ２０のＬＳＤｔｌ−計数加算せ
しめ第２比較部１５ｂに送出せしめると共に、比較タイ
ミング信号を第２比較部１５ｂだけに送出して上位４ビ
ツトを無視する０ＡＤＣ２０よりはランプ電圧の上昇に
従って対応する下位４ビツト出力が送出され第２比較部
１５ｂはカウンタの出力と比較照合する。直接の比較は
４ビツト中ＬＳＢを除く３ビ、トであるが、ＬＳＢはカ
ウンタ１６の作動によって証明される◎ランプ電圧の下
降タイミングにおいてはオール”ｔ” １設定し％辛ｕ
ｐ／ｄｏｗｎ信号によｊｄｏｗｎモづによりＡＤＣ２０
のＬＳＤｔ−受信する毎に減算を実行する＠このように
すれば上位４ビツトについては下位４ビツトによる補整
を伴ってはいるが直接対応する電圧を目］加して照合し
、下位４ビ・トｍついてはＯポルトから連続的に変化す
るランプ電圧の印加に伴うディジタル信号のステップ変
化を連続的に確認出来るので下位４ビツトについては総
体比較とはならないがその作動の良否を判定することが
出来る＠勿論第１比較部１５ａ、第２比較部１５ｂで照
合一致が得られなければエラー信号として１がＯＲを介
して送出される。
しめ第２比較部１５ｂに送出せしめると共に、比較タイ
ミング信号を第２比較部１５ｂだけに送出して上位４ビ
ツトを無視する０ＡＤＣ２０よりはランプ電圧の上昇に
従って対応する下位４ビツト出力が送出され第２比較部
１５ｂはカウンタの出力と比較照合する。直接の比較は
４ビツト中ＬＳＢを除く３ビ、トであるが、ＬＳＢはカ
ウンタ１６の作動によって証明される◎ランプ電圧の下
降タイミングにおいてはオール”ｔ” １設定し％辛ｕ
ｐ／ｄｏｗｎ信号によｊｄｏｗｎモづによりＡＤＣ２０
のＬＳＤｔ−受信する毎に減算を実行する＠このように
すれば上位４ビツトについては下位４ビツトによる補整
を伴ってはいるが直接対応する電圧を目］加して照合し
、下位４ビ・トｍついてはＯポルトから連続的に変化す
るランプ電圧の印加に伴うディジタル信号のステップ変
化を連続的に確認出来るので下位４ビツトについては総
体比較とはならないがその作動の良否を判定することが
出来る＠勿論第１比較部１５ａ、第２比較部１５ｂで照
合一致が得られなければエラー信号として１がＯＲを介
して送出される。
位）発明の詳細
な説明したように本発明によればＡＤＣｔ−実装したま
＼で高価なｆｌ？’ｆｆｌ基準電源によることなく、容
易な操作でＡＤＣの動作を確Ｍ試験する手段が得られる
ので有用である◎
＼で高価なｆｌ？’ｆｆｌ基準電源によることなく、容
易な操作でＡＤＣの動作を確Ｍ試験する手段が得られる
ので有用である◎
第１図は従来および本発明の一実施例における並列形Ａ
／Ｄ変換器（ＡＤＣ）のブロック図、第２図はその変換
特性、第３図は本発明の一実施例におけるＡ／Ｄ変換器
（ＡＤＣ）の試験方法によるブロック図および第４図は
その第１．第２比較部のブロック図を示す０ 図において１０は試験装置、２０は被試験体の入ＤＣ，
ＬＬは制御部、Ｌ２はディジタルア・ナログ変換器（Ｄ
ＡＣ）、Ｌ ３は試験信号発生部、１４はスイッチ部、
１５ａは第１比較部、Ｌ５ｂは第２比較部および１６は
カウンタでめる０ 第１珂 第２酊
／Ｄ変換器（ＡＤＣ）のブロック図、第２図はその変換
特性、第３図は本発明の一実施例におけるＡ／Ｄ変換器
（ＡＤＣ）の試験方法によるブロック図および第４図は
その第１．第２比較部のブロック図を示す０ 図において１０は試験装置、２０は被試験体の入ＤＣ，
ＬＬは制御部、Ｌ２はディジタルア・ナログ変換器（Ｄ
ＡＣ）、Ｌ ３は試験信号発生部、１４はスイッチ部、
１５ａは第１比較部、Ｌ５ｂは第２比較部および１６は
カウンタでめる０ 第１珂 第２酊
Claims (1)
- 【特許請求の範囲】 Ａ／Ｄ変換器素子を他の付加回路素子と共に搭載接続し
て構成する中間あるいは完成実装単位における試験シス
テムにおいて、試験装置は該実装単位上のＡ／Ｄ変換器
における仕様に従って該変換器の上位ｍビットに対応し
補正下位ビラトラ含む基準ディジタル信号を印加して基
準アナログ電圧を発生するＤ／４変換手段、該変換器の
残り下位ｎビットに対応し０ボルトから少くともｎ＋１
ビットに匹敵する最大ｔＥＥに連続変化するランプ電圧
信号を送出するランプ電圧発生手段、各上位ｍビットに
おける出力とＤ ／ Ａ変換手段に印加する基準ディジ
タル信号を照合する第１の比較手段。 最小スケールビット信号を計数する手段および各下位ｎ
ビットにおける出力と計数手段の出力を照合する第２の
比較手段を具備し、試ｌ＃ｉ！装置の制御部はＤ ／
Ａ変換手段をして該変換器に各アナログ基準電圧を印加
せしめて変換器の下位ｎビットを無視しつ一第１比較手
段をして上位ｍビット出力を基準ディジタル信号と比較
照合せしめ、ランプ電圧発生手段をしてランプ電圧を印
加せしめその上位ｍビットを無視しつ＼第２比較手段を
して下位ｎビット出力を計数手段の出力と比較照合せし
め試験を実行することを特徴とするＡ／Ｄ変換器の試験
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP387584A JPS60148227A (ja) | 1984-01-12 | 1984-01-12 | Ａ／ｄ変換器の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP387584A JPS60148227A (ja) | 1984-01-12 | 1984-01-12 | Ａ／ｄ変換器の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60148227A true JPS60148227A (ja) | 1985-08-05 |
Family
ID=11569357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP387584A Pending JPS60148227A (ja) | 1984-01-12 | 1984-01-12 | Ａ／ｄ変換器の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60148227A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05291952A (ja) * | 1990-03-15 | 1993-11-05 | American Teleph & Telegr Co <Att> | Ａ／ｄコンバーターのための組込み自己テスト |
| KR100340057B1 (ko) * | 1998-12-24 | 2002-07-18 | 박종섭 | 아날로그-디지털변환기의시험방법 |
| JP2011041231A (ja) * | 2009-08-18 | 2011-02-24 | Renesas Electronics Corp | 逐次比較型ＡＤ（ＡｎａｌｏｇＤｉｇｉｔａｌ）コンバータ及びそのテスト方法 |
| JP2018036253A (ja) * | 2016-08-26 | 2018-03-08 | エイブリック株式会社 | 半導体装置 |
-
1984
- 1984-01-12 JP JP387584A patent/JPS60148227A/ja active Pending
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