JPS60150643A - 相補型半導体装置及びその製造方法 - Google Patents
相補型半導体装置及びその製造方法Info
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- JPS60150643A JPS60150643A JP59005704A JP570484A JPS60150643A JP S60150643 A JPS60150643 A JP S60150643A JP 59005704 A JP59005704 A JP 59005704A JP 570484 A JP570484 A JP 570484A JP S60150643 A JPS60150643 A JP S60150643A
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- impurity
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W10/01—Manufacture or treatment
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置及びその製造方法に関し、特
に相補型半導体装置の素子分離技術に係る。
に相補型半導体装置の素子分離技術に係る。
従来、半導体装置の素子分離法としては窒化シリコン膜
を耐酸化性マスクとして利用する選択酸化法（Ｌｏｅｏ
ｓ法）が最も一般的に使用されている。この方法で相補
型ＭＯ８（０ＭＯ８）半導体装置の素子分離を行なうと
第１図に示すようになる。図中１は例えばｎ型シリコン
基板であシ、この基板ノ表面にはｐ８！！ウェル領域２
が選択的に設けられている。ウェル領域２以外の基板ノ
とウェル領域２との間の表面には窒化シリコン膜をマス
クとする選択酸化法にょシフイールド酸化膜３．・・・
が形成さ水ている。ウェル領域２以外の基板ノ上にはダ
ート酸化膜４１を介してダート電極５１が形成され、基
板ＪＨ面にはゲート電極６！をマスクとするイオン注入
にょシル＋型ソース、ドレイン領域６，７が形成されて
おシ、これらによってｐチャネルＭＯ８）ランジスタが
構成されている。ウェル領域２上にはゲート酸化膜４！
を介して電極５ｚが形成され、ウェル領域２表面にはゲ
ート電極５２をマスクとするイオン注入によシｎ＋型ソ
ース、ドレイン領域８，９が形成されておシ、これらに
よってｎチャネルＭＯ８）ランシスター氷構成されてい
る。
を耐酸化性マスクとして利用する選択酸化法（Ｌｏｅｏ
ｓ法）が最も一般的に使用されている。この方法で相補
型ＭＯ８（０ＭＯ８）半導体装置の素子分離を行なうと
第１図に示すようになる。図中１は例えばｎ型シリコン
基板であシ、この基板ノ表面にはｐ８！！ウェル領域２
が選択的に設けられている。ウェル領域２以外の基板ノ
とウェル領域２との間の表面には窒化シリコン膜をマス
クとする選択酸化法にょシフイールド酸化膜３．・・・
が形成さ水ている。ウェル領域２以外の基板ノ上にはダ
ート酸化膜４１を介してダート電極５１が形成され、基
板ＪＨ面にはゲート電極６！をマスクとするイオン注入
にょシル＋型ソース、ドレイン領域６，７が形成されて
おシ、これらによってｐチャネルＭＯ８）ランジスタが
構成されている。ウェル領域２上にはゲート酸化膜４！
を介して電極５ｚが形成され、ウェル領域２表面にはゲ
ート電極５２をマスクとするイオン注入によシｎ＋型ソ
ース、ドレイン領域８，９が形成されておシ、これらに
よってｎチャネルＭＯ８）ランシスター氷構成されてい
る。
しかし、０ＭＯ８においてはラッチアッグを防止するた
めに、ｎ＋型不純物領域とｐ＋型不純物領域との間に一
定以上の間隔金膜ける必要があシ、選択ば化法（Ｌｏｃ
ｏｓ法）を用いた場合ウェル領域２を分離するだめのフ
ィールド酸化膜３の幅は通常６μｍ以上となっている。
めに、ｎ＋型不純物領域とｐ＋型不純物領域との間に一
定以上の間隔金膜ける必要があシ、選択ば化法（Ｌｏｃ
ｏｓ法）を用いた場合ウェル領域２を分離するだめのフ
ィールド酸化膜３の幅は通常６μｍ以上となっている。
このため、素子の高集積化に対して大きな障害となって
いる。
いる。
そこで、第２図（、）〜（ｃ）に示すような素子分離技
術が提案されている。まず、例えばｎ型シリコン基板１
ノの一部に選択的にウェル領域形成のために例えばボロ
ンをイオン注入し、ボロンイオン注入層１２を形成した
後、異方性エツチングによシ基板１ノの一部を選択的に
エツチングして深い溝１３．・・・を形成する（第２図
（＆）図示）。次いで、熱処理を行ない前記がロンイオ
ン注入層ノ２のボロンを拡散させてｐ型つェル領域Ｊ４
を形成する。つづいて、全面に例えばＣＶＤ １１！化
膜を堆積した後、全面エッチバックして前記溝ノ３．・
・・内にのみＣＶＤ酸化膜１５．・・・を埋設し素子分
離を行なう（同図（ｂ）図示）。次いで、通常の工程に
従い、ウェル領域Ｊ４以外の基板Ｊ’ｌ上にケ゛−ト酸
化膜ｊ ６ ｓ を介してダート電極１７．を形成し、
ダート電極１７．をマスクとするイオン注入によｈｐ＋
型ソース、ドレイン領域１８．１９を形成する。また、
ウェル領域１４上にダート酸化膜７６、を介してダート
電極１７ｇを形成し、ゲート電極１７２をマスクとする
イオン注入によｐｎ＋Ｗ７−ス、ドレイン領域２０．２
１を形成する。
術が提案されている。まず、例えばｎ型シリコン基板１
ノの一部に選択的にウェル領域形成のために例えばボロ
ンをイオン注入し、ボロンイオン注入層１２を形成した
後、異方性エツチングによシ基板１ノの一部を選択的に
エツチングして深い溝１３．・・・を形成する（第２図
（＆）図示）。次いで、熱処理を行ない前記がロンイオ
ン注入層ノ２のボロンを拡散させてｐ型つェル領域Ｊ４
を形成する。つづいて、全面に例えばＣＶＤ １１！化
膜を堆積した後、全面エッチバックして前記溝ノ３．・
・・内にのみＣＶＤ酸化膜１５．・・・を埋設し素子分
離を行なう（同図（ｂ）図示）。次いで、通常の工程に
従い、ウェル領域Ｊ４以外の基板Ｊ’ｌ上にケ゛−ト酸
化膜ｊ ６ ｓ を介してダート電極１７．を形成し、
ダート電極１７．をマスクとするイオン注入によｈｐ＋
型ソース、ドレイン領域１８．１９を形成する。また、
ウェル領域１４上にダート酸化膜７６、を介してダート
電極１７ｇを形成し、ゲート電極１７２をマスクとする
イオン注入によｐｎ＋Ｗ７−ス、ドレイン領域２０．２
１を形成する。
なお、−ＣＶＤ酸化膜２５．・・・の代わシにｍ１ｓ。
・・・内に例えば熱ば化膜を介して多結晶シリコン膜を
埋設することによ多素子分離を行なう場合もある。
埋設することによ多素子分離を行なう場合もある。
第２図（ｃ）図示のＣＭＯ８半導体装置では深い溝Ｊ３
ｗ・・・内に埋設されたＣＶＤ酸化膜１５．・・・によ
ってｎ十型不純物領域とｐ生型不純物領域との間隔が実
効的に長くなっているので、耐うッチア、ｆ性能を確実
に向上することができ、ＣＶＤ酸化膜１５．・・・の幅
を約１μｍとすることができるので素子の高集積化にと
って有利となる。
ｗ・・・内に埋設されたＣＶＤ酸化膜１５．・・・によ
ってｎ十型不純物領域とｐ生型不純物領域との間隔が実
効的に長くなっているので、耐うッチア、ｆ性能を確実
に向上することができ、ＣＶＤ酸化膜１５．・・・の幅
を約１μｍとすることができるので素子の高集積化にと
って有利となる。
しかし、ｎ＋型不純物領域とｐ＋型不純物領域との間の
抵抗が大きく、完全にラッチアラ７’；１−とすること
はできない。上記抵抗を低減するニハエビタキシャルウ
ェＩ・を用い、高濃度の埋込み層を形成して溝内の絶縁
物がこの埋込み層に達するようにするか、あるいはウェ
ル領域の不純物濃度を高くすることが考えられる。しか
し、前者の手段では高濃度の埋込み層を制御性よく形成
することが困禰であシ、またエピタキシャルウェハが高
価なのでコスト面でも問題がおる。一方、後肴の手段で
はウェル領域を高濃度にしすぎると、基板表面の素子特
性に影響するので、表面付近の濃度を低下させるために
逆導電型イオンのカウンターイオン注入等が必要となシ
、工程の煩雑化、制御性の低下、コストアップ等問題が
多い。
抵抗が大きく、完全にラッチアラ７’；１−とすること
はできない。上記抵抗を低減するニハエビタキシャルウ
ェＩ・を用い、高濃度の埋込み層を形成して溝内の絶縁
物がこの埋込み層に達するようにするか、あるいはウェ
ル領域の不純物濃度を高くすることが考えられる。しか
し、前者の手段では高濃度の埋込み層を制御性よく形成
することが困禰であシ、またエピタキシャルウェハが高
価なのでコスト面でも問題がおる。一方、後肴の手段で
はウェル領域を高濃度にしすぎると、基板表面の素子特
性に影響するので、表面付近の濃度を低下させるために
逆導電型イオンのカウンターイオン注入等が必要となシ
、工程の煩雑化、制御性の低下、コストアップ等問題が
多い。
本発明は上記事情に鑑みてなされたものであシ、エビク
キシャルウエバを使用することなく、基板及びウェル領
域の濃度を通常の濃度としたままで、完全にラッチアッ
プフリーでしかも果績度の向上した相補型半導体装置と
その製造方法を提供しようとするものである。
キシャルウエバを使用することなく、基板及びウェル領
域の濃度を通常の濃度としたままで、完全にラッチアッ
プフリーでしかも果績度の向上した相補型半導体装置と
その製造方法を提供しようとするものである。
本願紀１の発明の相補型半導体装置は、１ｇ１導電型の
半導体基板に形成された溝の内部に埋設された素子分離
用の絶縁物（例えば酸化膜あるいは酸化膜を介した多結
晶シリコン膜）と、隣接する溝の底部近傍で互いに接し
て形成された第１又は第２導電型の晶ａ度不純物領域と
、前記絶縁物によシ分離して形成された第１及び第２４
電型の素子領域と、前記第１導電型の素子領域に形成さ
れた第２導電型チヤ栖のＭＯ８素子と、前記第１導電屋
の素子姐域に形成された第ＸＳ電型チャネルのＭＯ８素
子とを具備したことを特徴とするものである。
半導体基板に形成された溝の内部に埋設された素子分離
用の絶縁物（例えば酸化膜あるいは酸化膜を介した多結
晶シリコン膜）と、隣接する溝の底部近傍で互いに接し
て形成された第１又は第２導電型の晶ａ度不純物領域と
、前記絶縁物によシ分離して形成された第１及び第２４
電型の素子領域と、前記第１導電型の素子領域に形成さ
れた第２導電型チヤ栖のＭＯ８素子と、前記第１導電屋
の素子姐域に形成された第ＸＳ電型チャネルのＭＯ８素
子とを具備したことを特徴とするものである。
このような相補型半導体装置によれば、寄生サイリスク
が形成されても高濃度不純物領域（埋込み低抵抗層）に
よって電流増幅率を低下させることができるので、完全
にラッチアップを防止することができる。
が形成されても高濃度不純物領域（埋込み低抵抗層）に
よって電流増幅率を低下させることができるので、完全
にラッチアップを防止することができる。
また、本願第２の発明の相補型半導体装置の製造方法は
、第１導電型の半導体基板の一部に選択的に第２４電型
の不純物を導入する工程と、異方性エツチングによシ基
板の一部を選択的にエツチングして溝を形成する工程と
、該溝の底部に第１又は第２導電型の不純物を導入する
工程と、熱処理によシネ細物を拡散させて第１及び第２
導電型の素子領域を形成するとともに隣接する溝の底部
近傍で互いに嬢する第１又は第２４電型の高濃度不ｐｒ
ｊｌｌ物領域を形成する工程と、前記溝内部に素子分離
用の絶縁物を埋設する工程と、前記嬉１導電製の素子領
域に第２導電型チヤネルのＭＯ８素子を、前記第２４電
型の素子領域に第１導電型チヤネルのＭＯ８累予金子れ
ぞれ形成、する工程とを具備したことを特徴とするもの
である。
、第１導電型の半導体基板の一部に選択的に第２４電型
の不純物を導入する工程と、異方性エツチングによシ基
板の一部を選択的にエツチングして溝を形成する工程と
、該溝の底部に第１又は第２導電型の不純物を導入する
工程と、熱処理によシネ細物を拡散させて第１及び第２
導電型の素子領域を形成するとともに隣接する溝の底部
近傍で互いに嬢する第１又は第２４電型の高濃度不ｐｒ
ｊｌｌ物領域を形成する工程と、前記溝内部に素子分離
用の絶縁物を埋設する工程と、前記嬉１導電製の素子領
域に第２導電型チヤネルのＭＯ８素子を、前記第２４電
型の素子領域に第１導電型チヤネルのＭＯ８累予金子れ
ぞれ形成、する工程とを具備したことを特徴とするもの
である。
このような方法によれば極めて制御性よく高濃度不純物
領域を形成することができ、しかも低コストで本願第１
の発明の相補型半導体装置を製造することができる。
領域を形成することができ、しかも低コストで本願第１
の発明の相補型半導体装置を製造することができる。
以下、本発明の実施例を第３図（、）〜（ｆ）を参照し
て説明する。
て説明する。
まず、ｐ型シリコン基板３ノ表面に膜厚５００＾の熱酸
化膜３２を形成する。次に、図示しないホトレジストパ
ターンをマスクとして基板３ノの一部に選択的にｎウェ
ル形成のためのり／をイオン注入し、リンイオン注入層
３３を形成する。つづいて、前記ホトレジストツクター
ンを除去した後、全面に膜厚１μｍのＣＶＤ酸化膜３４
を堆積する。つづいて、図示しないホトレジストパター
ンをマスクとしてＣＶＤ酸化膜３４及び熱酸化膜３２の
一部を選択的にエツチングした後、前記ホトレジストツ
クターンを除去する（２）３図（、）図示）。
化膜３２を形成する。次に、図示しないホトレジストパ
ターンをマスクとして基板３ノの一部に選択的にｎウェ
ル形成のためのり／をイオン注入し、リンイオン注入層
３３を形成する。つづいて、前記ホトレジストツクター
ンを除去した後、全面に膜厚１μｍのＣＶＤ酸化膜３４
を堆積する。つづいて、図示しないホトレジストパター
ンをマスクとしてＣＶＤ酸化膜３４及び熱酸化膜３２の
一部を選択的にエツチングした後、前記ホトレジストツ
クターンを除去する（２）３図（、）図示）。
次いで、ＣＶＤ酸化膜３４のノやターンをマスクとして
異方性エツチングによシ基板３ノをエツチングし、深さ
５μｍの溝３５．・・・ｔ５μｍ間隔で形成する。つづ
いて、１０００℃で熱酸化を行ない韓３５．・・・の内
面に膜厚約１０００℃の熱酸化膜３６を形成する（同図
（ｂ）図示）。
異方性エツチングによシ基板３ノをエツチングし、深さ
５μｍの溝３５．・・・ｔ５μｍ間隔で形成する。つづ
いて、１０００℃で熱酸化を行ない韓３５．・・・の内
面に膜厚約１０００℃の熱酸化膜３６を形成する（同図
（ｂ）図示）。
次いで、ポロンをドーズ量３ Ｘ １０”ａ＋＋−２の
条件でイオン注入し、溝３５．・・・の底部にポロンイ
オン注入層３７．・・・を形成する（同図（Ｃ）図示）
。
条件でイオン注入し、溝３５．・・・の底部にポロンイ
オン注入層３７．・・・を形成する（同図（Ｃ）図示）
。
次いで、ＣＶＤ酸化膜３４．・・・、基板３１表面の熱
酸化膜３２及び溝３５．・・・内面の熱酸化膜３６をエ
ツチングした後、ｎウェル形成のためのウェルドライブ
インを例えば１２００℃の高温熱処理で５時間行ない、
深さ３μｍのｎウェル領域３８を形成する。これと同時
に溝３５．・・・底部のがロンイオン注入層３７．・・
・のボロンも拡散してｐ＋型不純物領域（埋込み低抵抗
層）３９が形成される。このｐ＋型不純物領域３９は隣
接する溝３６．・・・底部のｐ＋型不純物領域が互いに
接して連続的な構造となっている。つづいて、熱酸化に
よシ溝３５．・・・内面を含む基板３ノ表面に膜厚約５
００Ｘの熱酸化膜４０を形成する（同図（ｄ）図示）。
酸化膜３２及び溝３５．・・・内面の熱酸化膜３６をエ
ツチングした後、ｎウェル形成のためのウェルドライブ
インを例えば１２００℃の高温熱処理で５時間行ない、
深さ３μｍのｎウェル領域３８を形成する。これと同時
に溝３５．・・・底部のがロンイオン注入層３７．・・
・のボロンも拡散してｐ＋型不純物領域（埋込み低抵抗
層）３９が形成される。このｐ＋型不純物領域３９は隣
接する溝３６．・・・底部のｐ＋型不純物領域が互いに
接して連続的な構造となっている。つづいて、熱酸化に
よシ溝３５．・・・内面を含む基板３ノ表面に膜厚約５
００Ｘの熱酸化膜４０を形成する（同図（ｄ）図示）。
次いで、全面に多結晶シリコン膜を堆積した後、表面の
平坦化を行ない、溝３５．・・・内部にのみ多結晶シリ
コン膜４１．・・・を埋設して素子分離を行なう（同図
（−）図示）。
平坦化を行ない、溝３５．・・・内部にのみ多結晶シリ
コン膜４１．・・・を埋設して素子分離を行なう（同図
（−）図示）。
次いで、周知の技術によりｎ型ウェル領域３８以外の基
板３ノ及びｎ型つェル頭域３８上にそれぞれダート酸化
膜４２＋ 、４２２を介してダート電極４３１＋４３２
を形成する。つづいて、ダート電極４３１ をマスクと
してウェル領域３８以外の基板３ノに選択的に例えば砒
素をイオン注入することによりｎ＋型ソース、ドレイン
領域４４．４５を形成する。つづいて、ダート電極４３
２をマスクとしてウェル領域３８に選択的に例えばピロ
ンをイオン注入することによりｐ十型ノース、ドレイン
領域４６．４７を形成する。つづいて、全面に層間絶縁
膜４８を堆積した後、コンタクトホール４９．・・・を
開孔し、更に全面にＡ７膜を蒸着した後、パターニング
して配線５０．・・・を形成し、０ＭＯ８を製造する（
同図（ｆ）図示）。
板３ノ及びｎ型つェル頭域３８上にそれぞれダート酸化
膜４２＋ 、４２２を介してダート電極４３１＋４３２
を形成する。つづいて、ダート電極４３１ をマスクと
してウェル領域３８以外の基板３ノに選択的に例えば砒
素をイオン注入することによりｎ＋型ソース、ドレイン
領域４４．４５を形成する。つづいて、ダート電極４３
２をマスクとしてウェル領域３８に選択的に例えばピロ
ンをイオン注入することによりｐ十型ノース、ドレイン
領域４６．４７を形成する。つづいて、全面に層間絶縁
膜４８を堆積した後、コンタクトホール４９．・・・を
開孔し、更に全面にＡ７膜を蒸着した後、パターニング
して配線５０．・・・を形成し、０ＭＯ８を製造する（
同図（ｆ）図示）。
しかして、第３図（ｆ）図示の０ＭＯ８によれば溝３５
、・・・底部にｐ＋型不純物領域３９が連続的に形成さ
れているので、ＰＮＰＮ又はＮＰＮＰのサイリスタが形
成されても、ｐ＋型不純物領域３９が低抵抗であること
から電流増幅率βが低下し、完全にラッチアップを防止
することができる。
、・・・底部にｐ＋型不純物領域３９が連続的に形成さ
れているので、ＰＮＰＮ又はＮＰＮＰのサイリスタが形
成されても、ｐ＋型不純物領域３９が低抵抗であること
から電流増幅率βが低下し、完全にラッチアップを防止
することができる。
また、本発明方法によれば、エピタキシャルウェハを使
用したり、ウェル領域の濃度を高くすることなくラッチ
アップを防止することができ、コスト的に有利であシ、
シかもｐ生型不純物領域（埋込み低抵抗層）３９は溝３
５．・・・の深さ、不純物量、熱処理時間だけで制御す
ることができ、制御性が極めてよいので、素子特性が劣
化することもない。
用したり、ウェル領域の濃度を高くすることなくラッチ
アップを防止することができ、コスト的に有利であシ、
シかもｐ生型不純物領域（埋込み低抵抗層）３９は溝３
５．・・・の深さ、不純物量、熱処理時間だけで制御す
ることができ、制御性が極めてよいので、素子特性が劣
化することもない。
なお、上記実施例では溝３５．・・・の深さを５μｍ１
溝３５．・・・の間隔を５μｍとしているが、こｎに限
らず、溝３５．・・・の間隔は溝３５．・・・の深さの
２倍以下であればよい。
溝３５．・・・の間隔を５μｍとしているが、こｎに限
らず、溝３５．・・・の間隔は溝３５．・・・の深さの
２倍以下であればよい。
また、第３図（ｃ）の工程で溝３５．・・・の底部にボ
ロンをイオン注入する際、溝３５．・・・の内面には熱
酸化膜３６を形成しているが、このように上記イオン注
入時には少なくとも溝３５．・・・内面の側壁に酸化膜
又は窒化シリコン膜を形成しておき、溝３５．・・・底
部以外に不純物が導入されにくくなるようにしておくこ
とが望ましい。
ロンをイオン注入する際、溝３５．・・・の内面には熱
酸化膜３６を形成しているが、このように上記イオン注
入時には少なくとも溝３５．・・・内面の側壁に酸化膜
又は窒化シリコン膜を形成しておき、溝３５．・・・底
部以外に不純物が導入されにくくなるようにしておくこ
とが望ましい。
また、上記実施例では溝３５．・・・の内部に熱酸化膜
４０を介して多結晶シリコン膜４ノを埋設したが、これ
に限らず例えばＣＶＤ ｄ化膜を埋設してもよい。
４０を介して多結晶シリコン膜４ノを埋設したが、これ
に限らず例えばＣＶＤ ｄ化膜を埋設してもよい。
更に、上記実施例では埋込み低抵抗層をｐｍの高濃度不
純物領域で形成しているが、ｎｍ。
純物領域で形成しているが、ｎｍ。
高濃度不純物領域で形成しても同様の効果を得ることが
できる。
できる。
以上詳述した如く本発明によれば、集積度が高く、シか
も完全にラッチアップフリーな相補型半導体装置及びこ
うした相補型半導体装置を制御性よく、低コストで製造
し得る方法を提供できるものである。
も完全にラッチアップフリーな相補型半導体装置及びこ
うした相補型半導体装置を制御性よく、低コストで製造
し得る方法を提供できるものである。
第１図は従来の選択酸化法を用いて製造された０ＭＯ３
の断面図、第２図（、）〜（Ｃ）は従来の他の素子分離
技術を用いた０ＭＯ８の製造方法を示す断面図、第３図
（ａ）〜（ｆ）は本発明の実施例における０ＭＯ８の製
造方法を示す断面図である。 ３ノ・・・ｐ型シリコン基板、３２，３６，４０・・・
熱酸化膜、３３・・・リンイオン注入層、３４・・・Ｃ
ＶＤ酸化膜、３５・・・溝、３７・・・ボロンイオン注
入層、３８・・・ｎ型ウェル領域、３９・・・ｐ＋型稿
物領域、４ノ・・・多結晶シリコン膜、４２．＋４２り
・・・ダート酸化膜、４３１＋４３２”’ダート電極、
４４ 、４５・・・ｎ十ｍソース、ドレイン領域、４６
．４７・・・ｐ十型ノース、ドレイン領域、４８・・・
層間絶縁膜、４９・・・コンタクトホール、５０・・・
配緋。 第２図 第３図 （ａ） 第３図 （Ｃ） 第３図 （ｅ）
の断面図、第２図（、）〜（Ｃ）は従来の他の素子分離
技術を用いた０ＭＯ８の製造方法を示す断面図、第３図
（ａ）〜（ｆ）は本発明の実施例における０ＭＯ８の製
造方法を示す断面図である。 ３ノ・・・ｐ型シリコン基板、３２，３６，４０・・・
熱酸化膜、３３・・・リンイオン注入層、３４・・・Ｃ
ＶＤ酸化膜、３５・・・溝、３７・・・ボロンイオン注
入層、３８・・・ｎ型ウェル領域、３９・・・ｐ＋型稿
物領域、４ノ・・・多結晶シリコン膜、４２．＋４２り
・・・ダート酸化膜、４３１＋４３２”’ダート電極、
４４ 、４５・・・ｎ十ｍソース、ドレイン領域、４６
．４７・・・ｐ十型ノース、ドレイン領域、４８・・・
層間絶縁膜、４９・・・コンタクトホール、５０・・・
配緋。 第２図 第３図 （ａ） 第３図 （Ｃ） 第３図 （ｅ）
Claims (4)
- （１）第１導電型の半導体基板に形成された溝の内部に
埋設された素子分離用の絶縁物と、隣接する溝の底部近
傍で互いに接して形成された第１又は第２導電型の高濃
度不純物領域と、前記絶縁物によシ分離して形成された
第１及び第２導電型の素子領域と、前記第１導電型の素
子領域に形成された第２４電型チヤネルのＭＯ８素子と
、前記第２導電型の素子領域に形成された第１導電型チ
ヤネルのＭＯ８素子とを具備したことを特徴とする相補
型半導体装置。 - （２）隣接する溝の間隔が溝の深さの２倍以下であるこ
とを特徴とする特許請求の範囲第１項記載の相補型半導
体装置。 - （３）第１導電型の半導体基板の一部に選択的に第２導
電型の不純物を導入する工程と、異方性エツチングによ
シ基板の一部を選択的にエツチングして溝を形成する工
程と、該溝の底部に第１又は第２導電型の不純物を導入
するｌｃ程と、熱処理によシネ鈍物を拡散させて第１及
び第２導電型の素子領域を形成するとともに隣接する溝
の底部近傍で互いに接する第１又は第２導電型の高濃度
不純物領域を形成する工程と、前記溝内部に素子分離用
の絶縁物を埋設する工程と、前記第１導電型の素子領域
に第２導電型チヤネルのＭＯ８素子を、前記第２導電型
の素子領域に第１導電型チヤネルのＭＯ８素子をそれぞ
れ形成する工程とを具備したことを特徴とする相補型半
導体装置の製造方法。 - （４）溝の底部に第１又は第２４電型の不純物を導入す
る際、少なくとも溝の側壁に酸化膜又は窒化膜を形成し
ておくことを特徴とする特許請求の範囲第３項記載の相
補型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59005704A JPS60150643A (ja) | 1984-01-18 | 1984-01-18 | 相補型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59005704A JPS60150643A (ja) | 1984-01-18 | 1984-01-18 | 相補型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60150643A true JPS60150643A (ja) | 1985-08-08 |
Family
ID=11618498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59005704A Pending JPS60150643A (ja) | 1984-01-18 | 1984-01-18 | 相補型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60150643A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250662A (ja) * | 1986-04-24 | 1987-10-31 | Agency Of Ind Science & Technol | 相補型半導体装置 |
| JPS6476764A (en) * | 1987-09-18 | 1989-03-22 | Nec Corp | Manufacture of semiconductor device |
-
1984
- 1984-01-18 JP JP59005704A patent/JPS60150643A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250662A (ja) * | 1986-04-24 | 1987-10-31 | Agency Of Ind Science & Technol | 相補型半導体装置 |
| JPS6476764A (en) * | 1987-09-18 | 1989-03-22 | Nec Corp | Manufacture of semiconductor device |
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