JPH01130542A

JPH01130542A - 素子間分離領域を有する半導体装置の製造方法

Info

Publication number: JPH01130542A
Application number: JP62291340A
Authority: JP
Inventors: Katsuhiro Tsukamoto; 塚本　克博; Masahide Inuishi; 犬石　昌秀; Masahiro Shimizu; 雅裕清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-11-17
Filing date: 1987-11-17
Publication date: 1989-05-23
Anticipated expiration: 2010-12-20
Also published as: US4942448A; JPH07120705B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コこの発明は素子間分離領域を有する半導体装置およびそ
の製造方法に関し、特に電界効果素子等を有する半導体
集積回路装置の素子分離技術に関するものである。

［従来の技術］　［発明が解決しようとする問題点］第
１１Ａ図、第１１Ｂ図は、Ｉｎｔｅｒｎａｔｉｏｎａｌ
　　Ｅｌｅｃｔｒｏｎ　　ＤｅｖｉｃｅｓＭｅｅｔｉｎ
ｇ、１９８２．ＴｅｃｈｎＬｃａｌ　　Ｄｉｇｅｓｔ　
　ｐｐ、２１６に記載の“ｌ５ｏ１ａｔｉｏｎ　　Ｔｅ
ｃｈｎｏｌｏｇｙ　　　ｆｏｒＳｃａｌｅｄ　　ＭＯＳ
　　　ＶＬＳＩ″　　ｂｙｗ。

Ｇ、　　　Ｏｌｄｈａｍに記述されている選択酸化法に
よる素子分離技術（通常、ＬＯＧＯ８分離法と呼ばれて
いる。）を示す部分断面図である。

図において、ＬＯＧＯ８分離法では、下敷シリコン酸化
膜１１の上に形成された耐酸化性を有するシリコン窒化
膜１０によってマスクされたシリコン基板１を選択的に
熱酸化することによって厚いフィールド酸化膜５０１が
形成される。フィールド酸化膜５０１の下にはシリコン
基板１と同一の導電型式（図ではＰ型）のチャネルスト
ッパ領域４を形成することによって、素子間分離領域が
形成されるものである。

このＬＯＧＯＳ分離法は半導体集積回路装置の素子分離
技術として、１９７０年代以降今日まで非常に広範に使
用されてきたが、素子の微細化が進み、素子寸法が１μ
ｍ程度になると、以下の問題が顕在化してきた。

（ａ）　　第１１Ａ図に示すように、フィールド酸化膜
５０１がシリコン窒化膜１０の下に食い込み（バーズ・
ピークと呼ばれる）、設計時の分離幅Ｗｉｄに対して、
仕上り分離幅Ｗｌａが両側でｗｂだけ広くなり、形成可
能な能動領域の部分がそれだけ小さくなって、微細な素
子を形成することが困難である。

（ｂ）　　第１１Ｂ図に示すように、厚いフィールド酸
化膜５０１の成長に伴なう熱処理のため、チャネルスト
ッパ領域４のＰ型不純物の拡散領域が広がってしまい、
Ｎ型不純物拡散領域３ａ、３ｂとの接合容量の増大を引
き起こす。また、ＭＯＳ　（Ｍｅｔａｌ　　０ｘｉｄｅ
　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）トランジスタにおい
ては、チャネル　　幅が狭くなるにつれて閾値電圧が上
昇するという狭チャネル効果が顕著になる。

以上のような問題点を解決するため、従来のしａｃｏｓ
分離法に代わって、ＩｎｔｅｒｎａｔＬｏｎａｌ　　Ｅ
ｌｅｃｔｒｏｎ　　ＤｅｖｉｃｅｓＭｅｅｔｉｎｇ、１
９８２．ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ、ｐｐ、２３
７に記載の“Ｄｅｅｐ　　Ｔｒｅｎｃｈ　　　ｌ５ｏｌ
ａｔｅｄ　　ＣＭＯ３Ｄｅｖｉｃｅｓ”ｂｙ　　Ｒ，Ｄ
、Ｒｕｎｇ　　ｅｔａｌ、などに記述されているトレン
チ分離技術が提唱されている。第１２図はトレンチ分離
構造を示す部分断面図である。トレンチ分離法では、反
応性イオンエツチングなどの異方性エツチング技術を用
いて、シリコン基板１に溝を形成する。

その溝の内部には酸化シリコンなどの絶縁物５０２が埋
め込まれた構造になっている。このため、ＬＯＧＯ８分
離法で見られたバーズ・ビーク等の分離領域の増大は防
止でき、微細な分離領域を形成することが可能である。

しかし、垂直な溝の側壁には、通常、幅広く使われてい
るイオン注入法によって不純物を導入することが困難で
ある。その結果、溝の側壁に沿って、リーク電流が流れ
やすくなる。また、溝のコーナ部では電界集中のため、
寄生ＭＯＳトランジスタの効果が生じやすくなり、これ
によっても、リーク電流が流れやすくなる。さらに、溝
の内部に充填された絶縁物５０２と、シリコン基板１と
の熱膨張率の違いによって歪が発生する。このことは、
しばしばシリコン基板１内に結晶欠陥をもたらす。以上
のような問題点を有するため、トレンチ分離法は多くの
技術的改良を必要としており、現在、半導体集積回路装
置に広範に使用されるには至っていない。　　−そこで
、この発明は上記のような問題点を解消するためになさ
れたもので、非常に微細な素子間分離幅を実現できると
ともに、トランジスタなどの素子のための能動領域に対
して何ら悪影響を及ぼさない素子分離法を提供すること
を目的とする。

〔問題点を解決するための手段］この発明に従った半導体装置では、多結晶シリコン層が
半導体基板の主表面上に選択的に間隔を隔てて形成され
ている。この多結晶シリコン層の下には、半導体基板が
有する不純物とは逆の導電型式の半導体領域が形成され
ている。多結晶シリコン層の間には絶縁物層が充填され
ることによって、その絶縁物層によって上記半導体領域
を分離する素子間分離領域が形成されている。

また、この発明に従った半導体装置の製造方法では、ま
ず、半導体基板の主表面上に多結晶シリコン層を形成し
た後、その多結晶シリコン層に、半導体基板が有する不
純物とは逆の導電型式の不純物を導入する。その後、多
結晶シリコン層を選択的に除去することによって、間隔
を隔てて多結晶シリコン層のパターンを形成した後、そ
の多結晶シリコン層のパターンの間に絶縁物層を充填す
る。半導体領域は、多結晶シリコン層に導入された不純
物をその下の半導体基板にドープすることによって形成
される。

この半導体装置の好ましい実施例によれば、絶縁物層は
少なくとも酸化シリコン膜を含んでおり、この絶縁物層
によって複数個の半導体素子が分離されて形成されてい
る。これらの半導体素子は、多結晶シリコン層の下に形
成された半導体領域が少なくとも電極を構成している電
界効果素子である。また、絶縁物層の下には反転防止領
域が形成されている。

［作用］この発明における半導体装置によれば、半導体領域が多
結晶シリコン層の下に形成されている。

素子を分離するための絶縁物層は多結晶シリコン層の間
に充填されて形成されている。そのため、素子間分離領
域の幅は多結晶シリコン層の選択的形成によって決定さ
れるので、素子間分離領域の増大がなく、微細な分離領
域の形成が可能となる。

［発明の実施例］以下、この発明の一実施例を図について説明する。第１
図はこの発明に従った素子間分離領域を存する半導体装
置を素子間分離領域に着目して示す部分断面図である。

Ｐ型のシリコン基板１上には多結晶シリコン層２ａ、２
ｂが選択的に形成されている。多結晶シリコン層２ａ、
　　２ｂの下のシリコン基板１にはＮ型不純物拡散領域
３ａ、　　３ｂが形成されている。このＮ型不純物拡散
領域３ａ。

３ｂは、たとえば、ＭＯＳトランジスタのソース領域あ
るいはドレイン領域となる領域である。多結晶シリコン
層２ａ、２ｂをマスクにして、シリコン基板１と同一の
導電型式を有する不純物がイオン注入され、チャネルス
トッパ領域４がＮ型不純物拡散領域３ａ、３ｂに対して
自己整合的に形成されている。多結晶シリコン層２ａ、
２ｂの間には酸化シリコン膜５が充填され、表面が非常
に平坦な素子間分離領域が形成されている。

第２図はこの発明に従った素子間分離領域を有する半導
体装置の別の実施例を示す部分断面図である。多結晶シ
リコン層２ａ、２ｂの間には酸化膜１５ａで包含された
埋め込み多結晶シリコン層１５ｂが充填されている。こ
のように、酸化膜１５ａと多結晶シリコン層１５ｂとか
らなる複合膜で絶縁物層を形成してもよい。

次に、この発明に従った半導体装置の製造方法について
以下に説明する。

第３Ａ図〜第３Ｈ図はこの発明に従った半導体装置の製
造方法を工程順に示した部分断面図である。

まず、第３Ａ図を参照して、シリコン基板１（Ｐ−型導
電型式とする。）の上に多結晶シリコン層２を化学的気
相成長法などを用いて堆積する。

このとき、多結晶シリコン層２の膜厚は１００〜５００
ｎｍ程度とする。

次に、第３Ｂ図を参照して、イオン注入法などにより矢
印Ａで示す方向にＮ型不純物２１を多結晶シリコン層２
中に導入する。この際、Ｎ型不純物２１がシリコン基板
１中へ入らないようにする。

不純物としてはＡｓ”、Ｐ＋などが挙げられる。

好ましくは、Ａｓ＋を多量に、Ｐ＋を少量にして、両者
の不純物を注入するのが電界を緩和する上で好ましい。

第３Ｃ図に示すように、周知の写真製版技術（フォトリ
ソグラフィ技術）と、エツチング技術を用いて、分離領
域となるべき多結晶シリコン層２の部分を除去すること
により、多結晶シリコン層２からなるパターンが形成さ
れる。

第３Ｄ図を参照して、多結晶シリコン層２のパターンを
マスクにしてボロン（Ｂ＋）を矢印Ｂに示す方向にイオ
ン注入する。分Ｍ領域となるシリコン基板１の部分に不
純物濃度が高いチャネルストッパ領域４が形成される。

このとき、ボロンのイオン注入に際して、多結晶シリコ
ン層２の膜厚が薄く、イオン注入に対してマスク作用が
存在しない場合には、多結晶シリコン層２のパターン形
成に使用したフォトレジストを残したまま、イオン注入
してもよいことは言うまでもない。ボロンのイオン注入
量は、後工程で形成されるフィールド酸化膜の膜厚との
兼合いで決定されるが、通常、ＩＸＩ　Ｏ”　〜３Ｘ１
０”　／ａｍ２程度の注入量となる。

次に、第３Ｅ図に示すように、酸化シリコン膜５を化学
的気相成長法等を用いてシリコン基板１の上方の全表面
にわたって堆積する。このとき、酸化シリコン膜５の膜
厚は多結晶シリコン層２の膜厚より厚く、かつ、多結晶
シリコン層２の間が酸化シリコン膜５によって充填され
る程度の膜厚に設定する必要がある。その後、たとえば
、フォトレジスト６を全面に塗布する。

第３Ｆ図を参照して、フォトレジスト６と酸化シリコン
膜５のエツチング速度が等しくなる条件で、多結晶シリ
コン層２の表面が露出するまでエツチングを行なう。そ
の結果、多結晶シリコン層２の間にはフィールド酸化膜
としての酸化シリコン膜５が多結晶シリコン層２に対し
て平坦化されて形成される。酸化シリコン膜５の下にチ
ャネルストッパ領域４を有する分離領域が形成される。

このように分離領域が形成された後、第３Ｇ図に示すよ
うに、たとえば、ＭＯＳトランジスタのチャネル領域と
なる部分の多結晶シリコン層２を除去する。

さらに、第３Ｈ図に示すように、その部分にゲート酸化
膜７を成長させる。層間絶縁膜２５ａ。

２５ｂが形成された後、ゲート電極８がその上に形成さ
れることによってＭＯＳトランジスタが構成される。こ
のとき、ゲート酸化膜７、層間絶縁膜２５ａ、２５ｂの
形成における一連の熱処理によって、多結晶シリコン層
２中に導入されていたＮ型不純物２１がシリコン基板１
中へ拡散する。

それによって、ＭＯＳトランジスタのソース領域または
ドレイン領域となるＮ型不純物拡散領域３ａ、３ｂが形
成される。

このようにして、ＭＯＳトランジスタが形成された、素
子間分離領域を有する半導体装置の一例を第４Ａ図に示
す。第４Ａ図は、ＭＯＳトランジスタを含む半導体装置
を部分的に断面をもって示した斜視図である。図におい
て、多結晶シリコン層２につながるソース電極２０１ａ
、２０２ａとドレイン電極２０１ｂ、２０２ｂとをそれ
ぞれ含んで形成された２つのＭＯＳトランジスタＴｌ。

Ｔ２が示されている。ソース電極２０１ａ、　　ドレイ
ン電極２０１ｂの上方にはゲート電極８０１、ソース電
極２０２ａ、　　ドレイン電極２０２ｂの上方にはゲー
ト電極８０２が形成されている。ソース電極２０１ａ、
２０２ａ、　　ドレイン電極２０１ｂ、２０２ｂの下に
はそれぞれソースＮ＋領域３Ｑ　ｌ　ａ、　　３０２　
ａｓ　　ドレインＮ十領域３０１ｂ。

３０２ｂが形成されている。２つのＭＯＳトランジスタ
Ｔｌ、Ｔ２の間には酸化シリコン膜５が形成されている
。酸化シリコン膜５の下にはチャネルストッパ領域４が
形成されている。また、図では素子間分離領域の分離幅
Ｗｌが示されている。

第４Ｂ図は第４Ａ図と比較するために、ＬＯＧｏＳ分離
法を用いて素子間分離された、ＭＯＳトランジスタを含
む半導体装置の一例を示す斜視図である。ＭＯＳトラン
ジスタの構成は第４Ａ図と同様である。ＭＯＳトランジ
スタＴｌ、Ｔ２の間には厚いフィールド酸化膜５０１と
チャネルストッパ領域４が形成されることによって素子
間分離領域が形成されている。

第５図は、第４Ａ図に示したＭＯＳトランジスタを含み
、本発明に従った素子間分離領域を有する半導体装置を
示す部分平面図である。素子分離領域５００がＭＯＳト
ランジスタＴｌ、Ｔ２を分離するように形成されている
。

第６図は従来のＬＯＧＯ８分離法と本発明の分離法との
分離能力を示す関係図である。本発明の分離法は従来の
ＬＯＧＯ８分離法に比べて分離幅ＷＩが１μｍ以下にな
っても、リーク電流１ｅが増加せず、分離能力に優れて
いることがわかる。

以上詳しく述べたように、第４Ａ図に示すように本発明
によれば、第４Ｂ図に示されるＬＯＧＯ８分離法におけ
るバーズ・ピークのような分離領域の増大が全くなく、
分離幅Ｗｌはフォトリソグラフィ技術とエツチング技術
との加工技術によって決定される最小寸法にまで縮小す
ることが可能である。そのため、本発明の分離法はサブ
ミクロン・オーダの集積度を有する半導体集積回路装置
における素子分離に極めて有利である。にまた、ＬＯＧ
Ｏ３分離法における厚いフィールド酸化膜成長のような
高温度での長時間の熱処理を必要としないため、チャネ
ルストッパ領域４の拡がりがほとんどなく、Ｎ型不純物
拡散領域３ａ、３ｂとの接合容量の増加が抑制される。

その結果、第７図に示すように、本発明の分離法におい
ては、ＭＯＳトランジスタでのチャネル幅がＷｃ狭くな
るにつれて閾値電圧ｖｔｈが上昇するという狭チャネル
効果もほとんど見られない。また、本発明の分離法は、
ＬＣＯ３分離法における基板温度を高温度にする熱処理
を必要としないため、基板の不純物濃度が変わらないの
で、必ずしもチャネルストッパ領域を要しない。

さらに、本発明の素子分離法では、分離領域の酸化シリ
コン膜５の膜厚は多結晶シリコン層２ａ。

２ｂの膜厚に等しくなるまでエツチングによって好まし
くは削り取られるので、全く平坦な素子間分離領域が形
成され得る。そのため、ＬＯＧＯＳ分離法で問題となる
ような段差の発生を防止することができる。したがって
、ゲート電極あるいは金属配線などの微細パターンを形
成する上において好都合である。なお、酸化シリコン膜
５は第３Ｅ図に示すように多結晶シリコン層２に対して
平坦化させなくてもよい。

また、本発明の分離法ではトレンチ分離法で問題となっ
たトランジスタのリーク電流の発生も抑制することがで
きる。第８図はＭＯＳトランジスタを示す部分平面図で
ある。図において、ソース電極２００ａとドレイン電極
２００ｂが形成され、その上方にゲート電極８が形成さ
れている。Ｌｃはチャネル長を示し、Ｗｃはチャネル幅
を示している。第９Ａ図、第９Ｂ図はＭＯＳトランジス
タのチャネルにキャリアが流れる方向に垂直に切断され
た断面図、すなわち、第８図のＩＸ−ＩＸ線における断
面図を示す。第９Ａ図は本発明の分離法を用いた場合、
第９Ｂ図はトレンチ分離法を用いた場合を示す断面図で
ある。第９Ｂ図におけるトレンチ分離では、トレンチ側
壁部にチャネルストッパ領域４を形成するためのＰ型不
純物のドーピングが困難である。また、Ｃで示されるチ
ャネル端のコーナ部において電界集中が生じ、閾値電圧
が低下しやすくなるため、ゲート電圧によって制御でき
ないリーク電流が発生する。一方、第９Ａ図に示した本
発明による分離法では、チャネル領域（もともとは、多
結晶シリコン層２がその上に存在した領域）に接して、
Ｐ型のチャネルストッパ領域４が形成されている。さら
に、チャネル端では素子分離のための厚い酸化Ｍ５を介
してゲート電極８が形成されているため、閾値電圧がむ
しろわずかに上昇するので、リーク電流の発生は完全に
防止することができる。

なお、上記実施例では、絶縁物層として化学的気相成長
法で堆積した酸化シリコン膜を用いたが、熱酸化法によ
る酸化シリコン膜、あるいは、熱酸化法による酸化シリ
コン膜と化学的気相成長法による酸化シリコン膜との組
合わせられた膜であってもよい。また、前述したように
複合膜、すなわち、多結晶シリコン層を包含する酸化シ
リコン膜、他の窒化膜との複合膜であっても、上記実施
例と同様の効果を奏する。

さらに、上記実施例ではＮチャネルＭＯＳトランジスタ
を例にして説明したが、ＰチャネルＭＯＳトランジスタ
、あるいは相補型ＭＯＳトランジスタであっても導電型
の極性を適切に選択することにより上記実施例と同様の
効果を奏することは言うまでもない。

第１０図は本発明の素子分離法を相補型ＭＯＳトランジ
スタに用いた場合を示す部分断面図である。図において
、ＰチャネルＭＯＳトランジスタＴＰと、ＮチャネルＭ
ＯＳトランジスタＴＮが形成されている。ＰチャネルＭ
Ｏ８トランジスタＴｅは、ソース電極２０３ａとドレイ
ン電極２０３ｂとその上方に形成されたゲート電極８０
３とから構成される。ソース電極２０３ａ、　　ドレイ
ン電極２０３ｂの下にはソースＮ＋領域３０３ａ、ドレ
インＮ十領域３０３ｂが形成されている。これらの不純
物拡散領域３０３ａ、３０３ｂはＰ型ウェル層１０１内
に形成されている。一方、ＮチャネルＭＯＳトランジス
タＴＮはソース電極２０４ａとドレイン電極２０４ｂと
その上方に形成されたゲート電極８０４とから構成され
る。ソース電極２０４　ａ　ｓ　　ドレイン電極２０４
ｂの下にはソースＰ＋領域３０４ａ、　ドレインＰ＋領
域３０４ｂが形成されている。これらの不純物拡散領域
３０４ａ、３０４ｂはＮ型ウェル層１０２内に形成され
ている。Ｐ型ウェル層１０１、Ｎ型ウェル層１０２はシ
リコン基板１の上部に形成されている。

ＰチャネルＭＯＳトランジスタＴ？とＮチャネルＭＯＳ
トランジスタＴＮとを分離するために、ドレイン電極２
０３ｂとソース電極２０４ａとの間に酸化シリコン膜５
が充填されており、この例ではＰ型ウェル層１０１内に
おいて酸化シリコン膜５の下にチャネルストッパ領域４
がＰ型の領域として形成されている。このチャネルスト
ッパ領域４はＮ型ウェル層１０２内にもＮ型の領域とし
て形成されてもよい。また、Ｐ型ウェル層１０１、Ｎ型
ウェル層１０２のそれぞれＰ型不純物濃度、Ｎ型不純物
濃度によっては、必ずしもチャネルストッパ領域４が形
成されなくてもよい。

［発明の効果］以上のように、この発明によれば素子間分離領域は、多
結晶シリコン層の下に、半導体基板と逆の導電型式を含
む半導体領域が形成され、多結晶シリコン層のパターン
の間に絶縁物層が充填された構造を有している。そのた
め、微細な素子間分離領域の形成が可能となり、電気的
特性に優れた微細な半導体装置を高歩留りで安価に作製
することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例による素子間分離領域を有す
る半導体装置を示す部分断面図、第２図は本発明の別の
実施例による素子間分離領域を有する半導体装置を示す
部分断面図、第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図
、第３Ｅ図、第３Ｆ図、第３Ｇ図、第３Ｈ図は本発明の
一実施例による半導体装置の製造方法を工程順に示す部
分断面図、第４Ａ図は本発明の素子間分離法を用いてＭ
ＯＳトランジスタが形成された半導体装置を部分的に断
面をもって示す斜視図、第４Ｂ図は従来のＬＯＧＯＳ分
離法を用いてＭＯＳトランジスタが形成された半導体装
置を示す斜視図、第５図は第４Ａ図に示す本発明の分離
法を用いた半導体装置の平面図、第６図は本発明の分離
法の分離能力を示す関係図、第７図はＭＯＳトランジス
タの狭チャネル効果を、従来のＬＯＧＯ８分離法と本発
明の分離法とにおいて比較して示す関係図、第８図はＭ
ＯＳトランジスタを示す部分平面図、第９Ａ図は本発明
の分離法を用いた場合のＭＯＳトランジスタのチャネル
領域を示す部分断面図、第９Ｂ図はトレンチ分離法を用
いた場合のＭＯＳトランジスタのチャネル領域を示す部
分ｍ１面図、第１０図は本発明の分離法を相補型ＭＯＳ
トランジスタに用いた場合を示す部分断面図、第１１Ａ
図、第１１Ｂ図は従来のＬＯＧＯＳ分離法を示す部分断
面図、第１２図は従来のトレンチ分離法を示す部分断面
図である。図において、１はシリコン基板、２．　２ａ、　　２ｂ
は多結晶シリコン層％　３ａ、３ｂはＮ型不純物拡散領
域、４はチャネルストッパ領域、５は酸化シリコン膜、
２１はＮ型不純物である。なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）主表面を有し、ある導電型式の予め定める不純物
濃度を有する半導体基板と、前記半導体基板の主表面上に選択的に間隔を隔てて形成
された多結晶シリコン層と、前記多結晶シリコン層の下に形成された逆の導電型式の
半導体領域と、前記間隔を隔てて形成された多結晶シリコン層の間にお
いて、前記半導体基板の主表面が露出している箇所を少
なくとも充填する絶縁物層とを備え、それによって、前記半導体領域は前記絶縁物層によって分離されている
、素子間分離領域を有する半導体装置。
（２）前記絶縁物層は少なくとも酸化シリコン膜を含む
、特許請求の範囲第１項に記載の素子間分離領域を有す
る半導体装置。
（３）前記絶縁物層は、酸化シリコン膜が多結晶シリコ
ンを包含するように形成されている、特許請求の範囲第
２項に記載の素子間分離領域を有する半導体装置。
（４）前記絶縁物層は前記多結晶シリコン層に対して平
坦化されて形成されている、特許請求の範囲第１項ない
し第３項のいずれかに記載の素子間分離領域を有する半
導体装置。
（５）当該半導体装置は、前記半導体基板の主表面上に
おいて、前記絶縁物層によって分離されて形成される複
数個の半導体素子を含む、特許請求の範囲第１項ないし
第４項のいずれかに記載の素子間分離領域を有する半導
体装置。
（６）前記半導体素子は前記半導体領域を含む、特許請
求の範囲第５項に記載の素子間分離領域を有する半導体
装置。
（７）前記半導体領域は電界効果素子の一部を構成する
、特許請求の範囲第６項に記載の素子間分離領域を有す
る半導体装置。
（８）前記電界効果素子は、絶縁されたゲートと、前記
絶縁ゲートの下方に間隔を隔てて前記半導体基板の主表
面上に形成された一方電極と、他方電極とを含み、前記
半導体領域が前記一方電極と前記他方電極とを構成し、
前記一方電極と前記他方電極との間の前記半導体基板に
はチャネル領域が形成されている、特許請求の範囲第７
項に記載の素子間分離領域を有する半導体装置。
（９）前記一方電極と前記他方電極の少なくともいずれ
か一方が、前記多結晶シリコン層につながっている、特
許請求の範囲第８項に記載の素子間分離領域を有する半
導体装置。
（１０）前記絶縁物層の下の前記半導体基板の領域には
、反転防止のための反転防止領域が形成されている、特
許請求の範囲第９項に記載の素子間分離領域を有する半
導体装置。
（１１）前記反転防止領域は前記半導体基板と同一の導
電型式を有し、かつその不純物濃度が前記半導体基板の
有する不純物濃度よりも高い、特許請求の範囲第１０項
に記載の素子間分離領域を有する半導体装置。
（１２）前記電界効果素子はＭＯＳトランジスタである
、特許請求の範囲第７項ないし第１１項のいずれかに記
載の素子間分離領域を有する半導体装置。
（１３）前記電界効果素子は相補型ＭＯＳトランジスタ
である、特許請求の範囲第７項ないし第１１項のいずれ
かに記載の素子間分離領域を有する半導体装置。
（１４）主表面を有し、ある導電型式の予め定める不純
物濃度を有する半導体基板を準備するステップと、前記半導体基板の主表面上に多結晶シリコン層を形成す
るステップと、前記多結晶シリコン層に逆の導電型式の不純物を導入す
るステップと、前記多結晶シリコン層を選択的に除去し、間隔を隔てて
多結晶シリコン層のパターンを形成するステップと、前記間隔を隔てて形成された多結晶シリコン層のパター
ンの間で、前記半導体基板の主表面が露出している箇所
を少なくとも充填する絶縁物層を形成するステップと、前記多結晶シリコン層に導入された不純物を前記半導体
基板にドープし、前記多結晶シリコン層の下に逆の導電
型式の半導体領域を形成するステップとを備えた、素子
間分離領域を有する半導体装置の製造方法。
（１５）前記絶縁物層を形成するステップは、少なくと
も酸化シリコン膜を形成するステップを含む、特許請求
の範囲第１４項に記載の素子間分離領域を有する半導体
装置の製造方法。
（１６）前記絶縁物層を形成するステップは、前記絶縁
物層を前記多結晶シリコン層に対して平坦化させるステ
ップを含む、特許請求の範囲第１４項または第１５項に
記載の素子間分離領域を有する半導体装置の製造方法。
（１７）当該半導体装置の製造方法は、前記半導体基板
の主表面上において、前記絶縁物層によって分離して複
数個の半導体素子を形成するステップを含む、特許請求
の範囲第１４項ないし第１６項のいずれかに記載の素子
間分離領域を有する半導体装置の製造方法。
（１８）前記半導体素子を形成するステップは前記半導
体領域を形成するステップを含む、特許請求の範囲第１
７項に記載の素子間分離領域を有する半導体装置の製造
方法。
（１９）前記半導体領域を形成するステップは、電界効
果素子の一部を形成するステップを含む、特許請求の範
囲第１８項に記載の素子間分離領域を有する半導体装置
の製造方法。
（２０）前記電界効果素子を形成するステップは、間隔を隔てて前記半導体基板の主表面上に一方電極と他
方電極とを形成するステップと、前記一方電極と前記他方電極との上方に絶縁されたゲー
トを形成するステップとを含み、それによって、前記半導体領域が前記一方電極と前記他方電極とを構成
し、前記一方電極と前記他方電極との間の前記半導体基
板の領域にはチャネル領域が構成される、特許請求の範
囲第１９項に記載の素子間分離領域を有する半導体装置
の製造方法。
（２１）前記一方電極と前記他方電極とを形成するステ
ップは、前記一方電極および前記他方電極の少なくとも
いずれか一方を前記多結晶シリコン層につなげるステッ
プを含む、特許請求の範囲第２０項に記載の素子間分離
領域を有する半導体装置の製造方法。
（２２）前記絶縁物層を形成するステップは、形成され
るべき前記絶縁物層の下で前記半導体基板の領域に、反
転防止のための反転防止領域を形成するステップを含む
、特許請求の範囲第２１項に記載の素子間分離領域を有
する半導体装置の製造方法。
（２３）前記反転防止領域を形成するステップは、前記
半導体基板と同一の導電型式を有し、かつその不純物濃
度が前記半導体基板の有する不純物濃度よりも高い領域
を形成するステップを含む、特許請求の範囲第２２項に
記載の素子間分離領域を有する半導体装置の製造方法。
（２４）前記電界効果素子を形成するステップは、ＭＯ
Ｓトランジスタを形成するステップを含む、特許請求の
範囲第１９項ないし第２３項のいずれかに記載の素子間
分離領域を有する半導体装置の製造方法。
（２５）前記電界効果素子を形成するステップは、相補
型ＭＯＳトランジスタを形成するステップを含む、特許
請求の範囲第１９項ないし第２３項のいずれかに記載の
素子間分離領域を有する半導体装置の製造方法。