JPS60151764A - チヤネル制御装置 - Google Patents
チヤネル制御装置Info
- Publication number
- JPS60151764A JPS60151764A JP562784A JP562784A JPS60151764A JP S60151764 A JPS60151764 A JP S60151764A JP 562784 A JP562784 A JP 562784A JP 562784 A JP562784 A JP 562784A JP S60151764 A JPS60151764 A JP S60151764A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- bus
- data
- transfer mode
- generated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の４ｕ用分野〕
本元四は、磁子計算愼に２け０ダイレクトメモリアクセ
ス（以１’１）ｉＶＡ）転送制御方式に係υ、特Ｖこ、
１）ＭＡ転送起励前に、データの転送方向を決定する転
送方向＋１ｔｌＪ岬レジスタに転送方向を設定し、−回
のＤＭＡ転送で、任、ｔの転送方向のデータ転送を可能
とすることによシ、転送実効時間金短雇するに好４１チ
ャネル制御１１装置に関する。
ス（以１’１）ｉＶＡ）転送制御方式に係υ、特Ｖこ、
１）ＭＡ転送起励前に、データの転送方向を決定する転
送方向＋１ｔｌＪ岬レジスタに転送方向を設定し、−回
のＤＭＡ転送で、任、ｔの転送方向のデータ転送を可能
とすることによシ、転送実効時間金短雇するに好４１チ
ャネル制御１１装置に関する。
従来の計算機システムに於けるＤ ＩＳ４ Ａチャネル
を使用したデータ転送方式は、同一の転送方向にデータ
全転送する方式でろる。
を使用したデータ転送方式は、同一の転送方向にデータ
全転送する方式でろる。
又、任意の転べ方向ｔもつデータ転送方式は、ＰＣＭＡ
方式又は、ＤＭＡ方式により転送方向の変化毎に複訣回
起動をかける方式がある。
方式又は、ＤＭＡ方式により転送方向の変化毎に複訣回
起動をかける方式がある。
現任、計算峡システムの多様化に従い、システムバスの
有効な利用方法が要求さ扛でいる。
有効な利用方法が要求さ扛でいる。
第４図に、ｌ’ｃＭＡ方式とＤＭＡ方式による複数回起
動方式に於けるシステムバスの転送方向切替に２ける参
考しＵを示す。
動方式に於けるシステムバスの転送方向切替に２ける参
考しＵを示す。
ＰＣＭＡ方式では、命令フェッチ処理サイクルが膚に、
システムバスの実効転送時間に係９合って分り、システ
ムバスの実効転送時間は、処理時間の２／３以下となっ
てしまう。
システムバスの実効転送時間に係９合って分り、システ
ムバスの実効転送時間は、処理時間の２／３以下となっ
てしまう。
又、転送語数が増加するに従い、システムプログラム存
置が増加し、転送方向ｍｌｊ ＋＋１１がプログラムで
行なわれるため、処理時間も増加する。
置が増加し、転送方向ｍｌｊ ＋＋１１がプログラムで
行なわれるため、処理時間も増加する。
従来のｆ）ＭＡ方式では、転送方向の切＃毎に、１）Ｍ
Ａチャネルモードを切替えるための尾埋サイクルが実効
転送時に係り合い、転送方向切替回数に比例して処理時
間に対するシステムバス実効転送時間が１＠、激に減少
する。
Ａチャネルモードを切替えるための尾埋サイクルが実効
転送時に係り合い、転送方向切替回数に比例して処理時
間に対するシステムバス実効転送時間が１＠、激に減少
する。
第５図に、ＰＣＭＡ方式、従来のＤＭＡ方式に於ける処
理時間と転送方向切替回数の関係を示す。
理時間と転送方向切替回数の関係を示す。
本図はシステムバスとローカルバス間でデータ転送を行
なった例を示す。
なった例を示す。
ＰＣＭＡ方式では、プログラムで転送方向の指定全行な
うため、転送切替回故に従って処理時間が多くなる。
うため、転送切替回故に従って処理時間が多くなる。
ＰＣＭＡ方式で処理時間全減少する方法は、プログラム
処理速度の向上、又は、バス転送速度の向上が必要とな
シ、処理時間を短縮させるためシステム１曲格の屑大金
Ｊ召く。
処理速度の向上、又は、バス転送速度の向上が必要とな
シ、処理時間を短縮させるためシステム１曲格の屑大金
Ｊ召く。
従来のＤＭＡ方式は、転送方向ｌ；７Ｊ替回故の増加に
■り処理時間は急激に増大する。
■り処理時間は急激に増大する。
本発明の目的はデータの転送方向の切替回故に依存せず
、連続して任意の転送方向を指定してシステムバスをア
クセスし、データ転送処理時間を短縮し、システムバス
実効転送時間を短縮するＤＭＡチャネルｋＪ是供するに
ある。
、連続して任意の転送方向を指定してシステムバスをア
クセスし、データ転送処理時間を短縮し、システムバス
実効転送時間を短縮するＤＭＡチャネルｋＪ是供するに
ある。
本発明は、データ転送に１）ＭＡ転送方式を利用し、シ
ステムバス実効転送時間を短縮する上で、転送方向切替
回故に実効転送時間が依存して増力口する間！ｅ解消す
る手段として、Ｊ）ＭＡ転送時に発生するカウンタアド
レスに同期して、転送方向全圧点に制ｔｌｏＴ能な、転
送モード制御レジスタと転送モード制＋１ｊｌｌロジッ
クと付加することに欣り、転送方向の切替回故に関係な
く、転送語数のみに依存し、システムバスの実効転送時
間を短ａ ’ｏＪ 能とし友ものである。
ステムバス実効転送時間を短縮する上で、転送方向切替
回故に実効転送時間が依存して増力口する間！ｅ解消す
る手段として、Ｊ）ＭＡ転送時に発生するカウンタアド
レスに同期して、転送方向全圧点に制ｔｌｏＴ能な、転
送モード制御レジスタと転送モード制＋１ｊｌｌロジッ
クと付加することに欣り、転送方向の切替回故に関係な
く、転送語数のみに依存し、システムバスの実効転送時
間を短ａ ’ｏＪ 能とし友ものである。
第１図に従来のＤＭＡ転送方式の例を示す。従来のＤん
ｆＡ方式は、通常のＤ Ｍ Ａ ？ｌｉ制御ロジック（
以下ＤＭＡＣと略す）より出力される転送モード信＋−
）１４は、１回の１）ＭＡ転送時間は、同一の転送モー
ドしか発生させることが出来なかった。
ｆＡ方式は、通常のＤ Ｍ Ａ ？ｌｉ制御ロジック（
以下ＤＭＡＣと略す）より出力される転送モード信＋−
）１４は、１回の１）ＭＡ転送時間は、同一の転送モー
ドしか発生させることが出来なかった。
第２図に本発明の一実施りｌｌを示す。本実施例は、同
一バス１６に接続された入出力装置２，３間に本発明の
ｆ）ＭＡチャネル制御装置４を応用した例である。
一バス１６に接続された入出力装置２，３間に本発明の
ｆ）ＭＡチャネル制御装置４を応用した例である。
本構成は、ＣＰＵＩとＤＭＡチャネルＩｔｔｌＪ＃装置
４と入出力装置２，３が、同一バス１６に接続されてお
シ、入出力装置２のＯＵＴ １１青報金入出力装置１の
ＩＮＩ清報として転送し、又、入出力装置１のＯＵ Ｔ
１ ｖ゛＊＊報ケ出力装置２のＩＮＩの情報として転
送するもので一回の１）ＭＡ起動に威りＤＭＡチャネル
装置４を使用し転送するクリである。
４と入出力装置２，３が、同一バス１６に接続されてお
シ、入出力装置２のＯＵＴ １１青報金入出力装置１の
ＩＮＩ清報として転送し、又、入出力装置１のＯＵ Ｔ
１ ｖ゛＊＊報ケ出力装置２のＩＮＩの情報として転
送するもので一回の１）ＭＡ起動に威りＤＭＡチャネル
装置４を使用し転送するクリである。
第１図に示すブロック図に伝送モード設定レジスタ９を
付加し、ＤＭＡＣから発生するオウ／タアドレス１２に
対応した転送モード情報全設定する。
付加し、ＤＭＡＣから発生するオウ／タアドレス１２に
対応した転送モード情報全設定する。
ＤＭＡチャネル起動起動要求金石と、１）ＭＡＣ８は、
カウンタアドレス１２ｆ：発生させ、アドレスバス５と
データバス６との接続１１１Ｊ １卸き行なうバスバッ
ファ１ＯＪｔ開放する。
カウンタアドレス１２ｆ：発生させ、アドレスバス５と
データバス６との接続１１１Ｊ １卸き行なうバスバッ
ファ１ＯＪｔ開放する。
カウンタアドレスはアドレスバス５上に伝達され、入出
力装置３の０ＵＴｌをアクティブにする。
力装置３の０ＵＴｌをアクティブにする。
この時、Ｌ）ＭＡＣ８より発生するカライタアドレス１
２に同期して、転送モード設建レジスタ９の清報が、１
）ＭＡ転送モード信号１７として、転送モードｒｌＩＩ
Ｊ御１ｇ号回路１１に送出される。
２に同期して、転送モード設建レジスタ９の清報が、１
）ＭＡ転送モード信号１７として、転送モードｒｌＩＩ
Ｊ御１ｇ号回路１１に送出される。
１）ＭＡＣ８より発生する転送モード１言号１４と同期
を取り、入出力装置３に対してノータの送出は号を発生
させる。
を取り、入出力装置３に対してノータの送出は号を発生
させる。
入出力装置３の０ＵＴＩＩ青報がデータバス６に送出さ
れ１）ＭＡｅ８に格納される。
れ１）ＭＡｅ８に格納される。
次に、カウンタアドレス１２が更新され、入出力装置２
のＩＮＩ金アクティプリこし、ｆ）ＭＡＣ８に格納され
た転送情報を格納し、−回のＤＭＡサイクルを終了する
のである。
のＩＮＩ金アクティプリこし、ｆ）ＭＡＣ８に格納され
た転送情報を格納し、−回のＤＭＡサイクルを終了する
のである。
発明の特徴は、ＤＭＡＣ８のカウンタアドレスに同期し
て、転送モードレジスタ９の情報が転送モードを制御し
ている点でるる。本発明は効率の良いシステムバスのＤ
ＭＡ転送を可能とし、ＤＭＡ転送処理中の転送モード切
換時間を不要とじたものである。
て、転送モードレジスタ９の情報が転送モードを制御し
ている点でるる。本発明は効率の良いシステムバスのＤ
ＭＡ転送を可能とし、ＤＭＡ転送処理中の転送モード切
換時間を不要とじたものである。
第３図に也の実施例２示す。
本実施例は異種のバス−］のＤＭＡチャネルに依る転送
列である。
列である。
異種のバスｒアクセスするため、転送モード制御回路２
０．２１が、異種のバス２７．１６金制＋ｉｌｌするた
め、別々に設ｄされている。
０．２１が、異種のバス２７．１６金制＋ｉｌｌするた
め、別々に設ｄされている。
転送モード設定レジスタ９に転送モード１′Ｖｖ報全設
置し、バス１６系のアクセス全行ｙｌ ）か、バス２７
系のアクセスを行なう設定レジスタ２３に情−ｆＦｉ金
設定し、ＤＭＡ起動要求を発すると、バス２７に接続さ
れた人出力説ｌ［ｆ２２がアクティブになった時１．１
）ＭＡＣ８より送出される転送モード信号４とバス変換
信号２６と同ＪＩＡ金取ったバス２７系の転送モード１
百号を１転送モ一ド設足レジスタ９の・清報に従った転
送モードｉｔｊ［ｌｌ卸ＩＮ号１７に依り、転送モード
信号２８全元生させ、入出力装置２２の転送情報をＤＭ
ＡＣ８に格納する。
置し、バス１６系のアクセス全行ｙｌ ）か、バス２７
系のアクセスを行なう設定レジスタ２３に情−ｆＦｉ金
設定し、ＤＭＡ起動要求を発すると、バス２７に接続さ
れた人出力説ｌ［ｆ２２がアクティブになった時１．１
）ＭＡＣ８より送出される転送モード信号４とバス変換
信号２６と同ＪＩＡ金取ったバス２７系の転送モード１
百号を１転送モ一ド設足レジスタ９の・清報に従った転
送モードｉｔｊ［ｌｌ卸ＩＮ号１７に依り、転送モード
信号２８全元生させ、入出力装置２２の転送情報をＤＭ
ＡＣ８に格納する。
次に、カウノタアドレス２４が更新され、同期してバス
変換信号２６が変化し、転送モード制御回路２０がアク
ティブとなり、転送モード設定レジスタ９の情報により
・畝込モードは号１７が送ｍされ、転送モード偏号１４
に同期して、払込モード１言号７が送出さＡする。この
時、バス接続バッファ６は、バス１６側をアクセスして
２９、人出力説１ｄ２へＩ）ＭＡＣ８に・心拍さｎたＩ
Ｍ報を転送する。
変換信号２６が変化し、転送モード制御回路２０がアク
ティブとなり、転送モード設定レジスタ９の情報により
・畝込モードは号１７が送ｍされ、転送モード偏号１４
に同期して、払込モード１言号７が送出さＡする。この
時、バス接続バッファ６は、バス１６側をアクセスして
２９、人出力説１ｄ２へＩ）ＭＡＣ８に・心拍さｎたＩ
Ｍ報を転送する。
本実施列の特畝は、ＤＭＡＣ８と転送モード設定レジス
タ９と転送モード＋ｊｌＪ ＋１ｔｉ１回路２０に、異
種のバス２７ｉ山ＩＪ １１１１するための伝送モード
制御回路２１とバス変換レジスタ２３ｉ追加すめの与で
異、１事のバス間の任、態の転送方向を指定可能ｆｚＤ
ＭＡチャネル１同岬が従来の同一転送り ｉｖｉ Ａと
同一時間で処４！可能となる。
タ９と転送モード＋ｊｌＪ ＋１ｔｉ１回路２０に、異
種のバス２７ｉ山ＩＪ １１１１するための伝送モード
制御回路２１とバス変換レジスタ２３ｉ追加すめの与で
異、１事のバス間の任、態の転送方向を指定可能ｆｚＤ
ＭＡチャネル１同岬が従来の同一転送り ｉｖｉ Ａと
同一時間で処４！可能となる。
１云送モード市Ｉｊ＋＋１４ルジスタと転送モード市Ｉ
Ｉ ＋４１０シツクのハードウェアの追ノ用により、第
４図に示す様に、システムバスの実効転送時間は、デー
タの転送方向が混圧しても、−回りＤ ＩＭ、 Ａ転込
起励のみで０Ｔ能とｌｔ）、／ステムバス実効転送時間
…は、ＰＣＭｋ方式、従来のＩ）ＭＡＡ方式比較して、
最低でも２／３以下に短縮することができる。つまｐ、
ｉ’ＣＭＡ方式のフェッチサイクルＦＥ及び従来のＤＭ
Ａ方式のモードセットザイクルＩＶ Ｓ時間が、システ
ムバスＳＢ、、アクセス時の実効転送時間に反映さ２１
にと／ｚ＜、Ｉ）ＭＡの１回のモードセットティクル以
外のＤＭＡ転送時間のみが実効転送時間ス で必る。
Ｉ ＋４１０シツクのハードウェアの追ノ用により、第
４図に示す様に、システムバスの実効転送時間は、デー
タの転送方向が混圧しても、−回りＤ ＩＭ、 Ａ転込
起励のみで０Ｔ能とｌｔ）、／ステムバス実効転送時間
…は、ＰＣＭｋ方式、従来のＩ）ＭＡＡ方式比較して、
最低でも２／３以下に短縮することができる。つまｐ、
ｉ’ＣＭＡ方式のフェッチサイクルＦＥ及び従来のＤＭ
Ａ方式のモードセットザイクルＩＶ Ｓ時間が、システ
ムバスＳＢ、、アクセス時の実効転送時間に反映さ２１
にと／ｚ＜、Ｉ）ＭＡの１回のモードセットティクル以
外のＤＭＡ転送時間のみが実効転送時間ス で必る。
第５図は一例として、２ＫＷ、１転送ナイクル２ ／
ｕ ｓで、ｉ’ ＣｔＶ Ａ方式、従来のｉ） ｉｖｌ
Ａ方式、本発明のシステムバスの実効転送時間と転送
方向切替回数金示す。
ｕ ｓで、ｉ’ ＣｔＶ Ａ方式、従来のｉ） ｉｖｌ
Ａ方式、本発明のシステムバスの実効転送時間と転送
方向切替回数金示す。
な２、図中１３はＤ ｉＶ Ａ Ｃデータバス、２５は
データバスでめる。
データバスでめる。
本発明によれば実効転送時間τ、ＰＣｌＪ、ｉ’ｙ方式
、ＤＭＡ方式に比較し、商運で、かつ、転送方向切替回
数に竺く１ぺ存しない。
、ＤＭＡ方式に比較し、商運で、かつ、転送方向切替回
数に竺く１ぺ存しない。
図面の間車１．Ａ例
第１図は従来のＤＭＡ転送方式の系統図、第２凶ハ鴛元
明の一犬ｔｔＩＩＪの同一システムバス、妥ｊ続人出力
装置間の転送＋ｉ！Ｉ ｉ卸ブロック図、第３図は本発
明の他の実施例で、異種の／ステムバス接１１児人出力
装置ｔ間の転送１間呻ブロック図、第４図は本発明とｊ
’ｃｔｎＡ、従来のＤＭＡ方式のバスの動作図、第５図
は本発明を利用した揚せの転送方向切替回収と実効転送
時間金示す図でろる。
明の一犬ｔｔＩＩＪの同一システムバス、妥ｊ続人出力
装置間の転送＋ｉ！Ｉ ｉ卸ブロック図、第３図は本発
明の他の実施例で、異種の／ステムバス接１１児人出力
装置ｔ間の転送１間呻ブロック図、第４図は本発明とｊ
’ｃｔｎＡ、従来のＤＭＡ方式のバスの動作図、第５図
は本発明を利用した揚せの転送方向切替回収と実効転送
時間金示す図でろる。
Claims (1)
- 【特許請求の範囲】 １、 中央処理装置とダイレクトメモリアクセスチャネ
ルｔもつ計算制御システムに於いて、＋ｊｔ前記ダイレ
クトメモリアクセス４に、１に様の転送万同τ前記ダイ
レクトメモリ゛アクセスサイクル扉に４ｄボすること全
特徴とするチャネル市υ１卸装置。 ２、特許請求の範囲第１項に於いて、転送方間？任意に
決定する転送モード制御レジスタを設けたことど特徴と
するナヤイル＋ｆｆ１Ｊ １卸装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP562784A JPS60151764A (ja) | 1984-01-18 | 1984-01-18 | チヤネル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP562784A JPS60151764A (ja) | 1984-01-18 | 1984-01-18 | チヤネル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60151764A true JPS60151764A (ja) | 1985-08-09 |
Family
ID=11616389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP562784A Pending JPS60151764A (ja) | 1984-01-18 | 1984-01-18 | チヤネル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151764A (ja) |
-
1984
- 1984-01-18 JP JP562784A patent/JPS60151764A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4744078A (en) | Multiple path multiplexed host to network data communication system | |
| US5935231A (en) | Bus system for use with information processing apparatus | |
| US6101565A (en) | System for multisized bus coupling in a packet-switched computer system | |
| JPS629948B2 (ja) | ||
| JPH0554144B2 (ja) | ||
| US7610451B2 (en) | Data transfer mechanism using unidirectional pull bus and push bus | |
| GB1491520A (en) | Computer with i/o control | |
| JPH056223B2 (ja) | ||
| US3249924A (en) | Asynchronous data processing system | |
| JPS5839331B2 (ja) | 要求選択方式 | |
| KR100367084B1 (ko) | 실시간 고속의 데이터 처리용 디엠에이 제어기 및 제어방법 | |
| JP3399776B2 (ja) | コンピュータおよびコンピュータにおける周辺デバイス制御データの転送方法 | |
| JPH0218639A (ja) | モジュール式メモリ | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JPS6298444A (ja) | デ−タ通信方式 | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JP2820054B2 (ja) | バスインタフェース装置 | |
| SU802957A1 (ru) | Устройство св зи дл вычислительнойСиСТЕМы | |
| JPS6063654A (ja) | 共通並列バス方式 | |
| JPH0385660A (ja) | 入出力制御システム | |
| JPH06250965A (ja) | 入出力制御装置 | |
| JPS63198144A (ja) | マルチポ−トメモリにおけるダイレクトメモリアクセス制御方式 | |
| JPS61249161A (ja) | バス制御方式 | |
| JPS61259358A (ja) | Ｄｍａ回路 | |
| JPH1074073A (ja) | 表示制御装置 |