JPS60151900A - パリテイ生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はパリティ生成・チェック手段を有する集積回路
入力間するもので、またパリティ生成およびヂエツク機
能を有する半導体メモリに係わるものである。

［従来の技術］ ディジタルシステムの分野において周知のように、パリ
ティビットは誤り検出の有力な手段である。すなわち、
複数個のビットからなるワードを入力するに当ってパリ
ティピッｌ−を追加して入力ワードを構成するビットの
総数が奇数であるが。

あるいは偶数であるかを判別する。この場合、その後で
入力ワードのうち正確に１個のビットが誤って変更され
ると、入力ビットはもはや入力ワードのパリティを正し
く表わすものではなくなる。

従って記憶されたワードのパリティをもうぃちどパリテ
ィビットと照合させることにより、誤りの検出を行なう
ことができる。パリティの生成およびチェックは、最後
のワードのビット数が偶数と−１０− なるようなビットを与えた出力を生成することにより行
なうのが通常である。（奇数とすることもあるが、その
場合はビットの総数が奇数となるにうにしなければなら
ない、）またパリティのチェックは上記のようにして生
成したパリティを再生して初めに生成しくかつ記憶させ
）だパリティビットと比較することにより行なわれ、か
くて１個のエラーが検出されるのである。

従来においては２人力のパリティ生成は２人力排他的Ｏ
Ｒ回路を用いて行なうのが最も効率がよいごの場合１．
出力と接地間に多数のプルダウントランジスタが設けら
れているため、出力のレベル再生を行なって信号の劣化
を防止する必要があるまた排他的ＮＯＲ回路ではなく排
他的ＯＲ回路を用いているために、インバータを追加す
ることも必要でこれが遅延増大の原因となっている。排
他的ＯＲ論理動作を行なう回路の従来例を第１図に示す
。

９ビツトパリテイ（８ビツトワードプラス１パリテイビ
ツトのパリティチェックに用いる）は同図に示す回路を
第２図のように何個か組み合せて生　１１− 成する。

しかしながらこのような従来の構成は動作速度が低く、
またこれを実装するためには多量のシリコンを必要とす
る。

［発明の目的コ 故に本発明の目的は拘束動作を有するパリティ回路を提
供することにある。

本発明の第２の目的はシリコンの使用量を最小限とした
パリティ回路を提供することにある。

本発明の第３の目的は小型かつ高速のパリティ生成用集
積回路を提供することにある。

このような目的を達成するため１本発明は「ナチュラル
」なパストランジスタを用いて３ビツトパリテイを発生
するようにしたパリティ生成回路を提案するもので、同
時に補数も生成こととして。

従って回路全体どしては信号とその補数を必要とする。

第３図にこのような３人カバリティの概略構成を示す、
この３人カバリティを２段のみの縦続接続どすることに
Ｊ：す、９ビツトパリテイを生成する。このようにした
縦続構成を第４図に示す。

　１２− スタチックＲＡＮを用いたシステムにおいてはいわゆる
オンチップでパリティのチェックを行なうが、その際、
このような機能を実行するソフトウェアに負担をかけな
いようにするのが望ましい。

しかしながらアクセスタイムを遅らせることなくこれを
オンチップで行なおうとすると、きわめて高速のパリテ
ィ生成およびチェック回路が必要となる。

かくて本発明の第４の目的はオンチップでパリティ生成
およびチェックする回路をそなえたスタチックＲＡＭを
提供することにある。

本発明の第５の目的はこのようにパリティ生成およびチ
ェックする回路をそなえたスタチックＲＡＭにおいて、
オンチップパリティヂエックを行なうのにメモリのアク
セスタイムを１０ナノ秒以上増大させないようにするこ
とにある。すなわち本発明の１実施例においては、上記
のような３ビツトパリテイを３段用いたパリティ生成な
らびにチェックロジックを８に×９ピットスタデツクＲ
ＡＭ内に設け、パリティ生成回路により８ビット　１３
− 入力から９個目のパリティビットを生成して９ビツトワ
ード（８人カビットプラス１パリティビット）をメモリ
内に記憶する。メモリからワードが読み打されると、９
個のデータがデータバスに現れるに伴ってパリティ生成
回路が非同期でパリティの生成を行なう、またパリティ
チェックロジックにより、パリティバイオレージフンピ
ンに接続されたパリティバイオレーション出力バッファ
が駆動されてシステムのプロセッサに外部信号が送られ
て、読み出し中のワードにエラーが含まれているかどう
かよ示すように構成する。

［問題点を解決しようとするための手段］このような目
的を達成すべく本発明は順次接続された複数個の１ビッ
ト段からなり、各１ビット段が２本の入力レールと、２
本の出力レールと４個のトランジスタとからなり、前記
トランジスタはそれぞれこれを１人力ピッ１〜により制
御して前記第１の出力レールを前記第１の入力レールに
。

あるいは前記第２の出力レールを前記第２の入力レール
それぞれ選択的に接続させるようにし、前　１４− ２複数個の１ピツｉ段の各々には相異る入力ビットが入
力するように接続し、該ビット段のうちの第１ビット段
の前記第１および第２の入力レールはこれを相補的電源
電圧に接続するとともに、前記段のうちの最後のビット
段の第１および第２の出力レールはこれを相補的電源電
圧となるよう入力接続し、前記第１のビット段の俊の１
ピツ１〜段の各々によりその人力レールをこれら１ピツ
ｉ段に先行する１ピツｉ段の出力レールと接続さけ。

さらに前記最後ののビット段の前の１ピツｉ・段の各々
によりその出力レールをこれら１ピツ１〜段に引き続く
１ピツｉ段の入力レールと接続させたことを特徴とする
パリティ生成回路を提供するものである。

さらに本発明は４個の３ビツトパリティ生成回路を有す
る９ビツトパリティ生成回路において。

各３ビツトパリティ生成回路が順次接続された複数個の
１ピツ１〜段からなり、各１ピツｉ段が２本の入力レー
ルと、２本の出力レールと４個のトランジスタとからな
り、前記トランジスタはそれぞ　１５− れこれを１人力ビッ］−により制御して前記第１の出力
レールを前記第１の入力レールに、あるいは前記第２の
出力レールを前記第２の入力レールそれぞれ選択的に接
続させるようにし、前記複数個の１ピツｉ段の各々には
相異る入力ビツトが入力するように接続し、該ビット段
のうちの第１ビット段の前記第１および第２の入力レー
ルはこれを相補的型ｍ電圧に接続するとともに、前記段
のうちの最後のビット段の第１および第２の出力レール
はこれを相補的電源電圧となるよう入力接続し。

前記第１のビット段の後の１ピツｉ段の各々によりその
入力レールをこれら１ピツｉ段に先行する１ピツ１〜段
の出力レールと接続させ、さらに前記最後ののビット段
の前の１ピツｉ段の各々によりその出力レールをこれら
１ピツｉ段に引き続く１ピッｌ一段の入力レールと接続
させ、さらに前記３ピツ１へパリティ生成回路のうら３
個はこれを入力信号が入力するように接続するとともに
、前記３ピッ１〜パリティ生成回路のうち第４のパリテ
ィ生成回路の入力はこれを前記３個のパリティ生成口　
１６− 路の出力に接続させたことを特徴とするパリティ生成回
路を提供するものである。

さらに本発明は行および列に配列しかつ、９ピッＩ〜位
置構成とすることにＪ：って並列の９ピツ１〜からなる
ワードを記憶するようにした複数個のメモリセルと、こ
れらメモリセルのうちから選択した９ピッ１−ワードを
アクセスするにうに構成した複数個のアドレスデコーダ
およびセンス増幅器と。

前記メモリセルとともに１枚のチップ上に集積したパリ
ティチェック回路とからなり、このパリティチェック回
路を３個の３ビツトパリティ生成回路により構成して、
前記メモリセルから読み出した前記９ビツトのワードの
うちアクセスされた１ワードの３ビツトを前記３個の３
ビツトパリティ生成回路に人力させるとともに、これら
３個の３ビツトパリティ生成回路の各々から出力を発生
させ、さらにこれらの３ビツトパリティ生成回路の各出
力を第４のパリティ生成回路に供給することにより、前
記メモリから読み出し中の前記９ごットワードの各々に
おけるパリティエラーを示す山　１７− 力をこの第４のパリティ生成回路から発生させるように
したことを特徴とするＩＩＡＨを提供するものである。

さらに本発明はそれぞれがＮ個のビットからなるデータ
ワードを受４Ｊ取るように接続した人力バッファと１行
および列に配列しかつ、Ｎ＋１ピツｉ位置構成とするこ
とによって並列のＮ＋１ビツトからなるワードを記憶す
るようにした複数個のメモリセルと、前記Ｎピッ１〜の
データ入力ワードを受け取るべく前記入力バッファと接
続し各入力ワードのパリティに応じてパリティピッ１−
を生成するようにしたパリティ生成回路と、それぞれＮ
ビットワードと前記パリティビットからなるＮ＋１ビツ
トワードを記憶する９個のビット位置に配列されたメモ
リセルアレーと、このアレーからのＮ＋１ピツ１〜ワー
ドのうちから選択された１ワードを読み出す読出し手段
と、この読出し手段により出力として発生された前記Ｎ
　＋１ビットワードのパリティと対応するパリティエラ
ー出力を発生すするパリティチェック回路とからなり、
このパ　１８− リティチェック回路が少なくとも１群の順次接続された
複数個の１ビット段からなり、各１ピッ１〜段が２本の
入力レールと、２本の出力レールと４個のトランジスタ
とからなり、前記トランジスタはそれぞれこれを１人力
ピッ１〜により制御して前記第１の出力レールを前記第
１の入力レールに。

あるいは前記第２の出力レールを前記第２の入力レール
それぞれ選択的に接続させるＪ：うにし、前記複数個の
１ビット段の各々には相異る入力ビットが入力するよう
に接続し、該ビット段のうちの第１ビット段の前記第１
および第２の入力レールはこれを相補的電源電圧に接続
するとともに、前記段のうちの最後のピッ１〜段の第１
および第２の出力レールはこれを相補的電源電圧となる
よう入力接続し、前記第１のビット段の後の１ビット段
の各々によりその入力レールをこれら１ピッ１〜段に先
行する１ビット段の出力レールと接続させ。

さらに前記最後ののビット段の前の１ビット段の各々に
よりその出力レールをこれら１ビット段に引き続く１ビ
ット段の入力レールと接続させたこ　１９− とを特徴どするスタチックＲＡＭを提供するものである
。

［実施例］ 次に図面を参照して本発明の詳細な説明する。

第３図に本発明による３ビツトパリティ生成回路１２を
示す０図中ＩＮＸよびＩＮＢは各入力ビットＸで要求さ
れる相補入力信号である。入力ビツト信号およびその補
数信号は、各々１ビット段とした４個のトランジスタＨ
ＮＩ−ＨＮ４に供給され、これらトランジスタによりし
きい値電圧が約０．２ポル１−のナチュラルパストラン
ジスタを構成する。

ただしこのような構成は本発明において必須のものでは
ない、さらに第３図に示したように、前記３ピッ１〜パ
リティ生成回路１２には複数段を通る２本のレール１４
．１４’　を設けるのみでよく。

これら２本のレールを各段に入力する入力ビットに応じ
てフリップ動作を行なわせる。

パリティ生成回路１２としてはこれを２段構成あるいは
４段構成とすることもできるが、３段より多くすると動
作速度が格段に低下するが、いず　２０− れにしても本発明は必ずしも好ましくはないが４段以上
の構成として実施することも可能ではある。

たとえば１８ビツトパリテイを生成させたい場合は第４
図に示すような９ビットパリティ段を２段。

１段の２ビツトパリティ生成段に入力させることにより
実施することができる。同様にして、３６ビツトパリテ
イを生成させたい場合は第４図に示すような９ビットパ
リティ段を４段、第３図に示す構成と類似した構成の段
の４ビツトパリティ生成段に入力させることにより実施
することができる。

本実施例においては上記のような各種の３ビツトパリテ
ィ生成回路を第３図に示すように互いに別個の構成とせ
ずに第６図に示すように交差結合形式とすることにより
低電力での動作速度を向上させ、さらに各種の通過点に
おける遅延量を平衡化することができる。この第６図に
はさらに各１ビット段に設けた入力バッファが示してあ
り、このバッファにより入力信号ＩＮＸの緩衝を行なう
とともにこれらの信号の補数ＩＮＢを生成する。

　２１一 本実施例の９ビツトパリテイ生成およびチェック回路の
全体の構成を第７図に示す。

同図に示すように１本発明の骨子はパリティ生成回路１
２ビツト段１ｏの直列接続構成として。

１ピツＩ〜入力に応じて各１ビット段により信号が２本
のレール１４．１４’　間をフリップ動作するようにし
たことにある。おおむね同等の構成とした公知の回路は
あるが２本発明による回路はそのパリティ生成方式にお
いて新規なものである。上記のごとく１本発明による回
路にはしきい値の低いトランジスタを使用するのが好ま
しく、このようなしきい値の低いトランジスタ（ナチュ
ラルなトランジスタ）を用いることにより、パリティ生
成回路における動作の高速化を図り、また２本の出力レ
ールのうち高電圧の方のレールにおける全しきい値電圧
を最小とすることができる。すなわち、各１ピッ１〜パ
リティ生成段は高電源電圧から約１Ｖｔの電圧下降を高
い方の出力信号に生じさせるが、ナチュラルなトランジ
スタのしきい値電圧が低いために、本実施例では上記程
度の電圧下降　２２− があっても支障を生じない。仮にエンハンスメントモー
ドでしきい値電圧がより高い（たとえば０．８ボルト等
）トランジスタを用いた場合には、全しきい値電圧下降
分はかなり高くなるので、そのような場合には３ボルト
の電源を用いるのがよいが、必ずしも必須ではない。ど
くに５ポル１〜の電源電圧を用いた場合は、パリティ生
成ロジックで使用するしきい値はさらに高くなるが、こ
のように高いしきい値電圧は、各３ビツトパリテイ生成
ロジツク１２に最終インバータ段２ｏを用いた場合には
補償することが可能である。しきい値電圧の低いトラン
ジスタを用いるもうひとつの理由は動作速度にあり、上
述のようにパリティの生成をＳＲＡＭで行なう場合は、
パリティ生成ロジックにおける動作速度か早い方がにい
。パリティ生成ロジックがチップの面積に占める割合は
わずかなものであるから、待機時に演費する電力量が高
くても、あまり問題とはならない。これに反して、高速
化はきわめて重要な要件であり、これを前記ナチュラル
かトランジスタによって達成するのであ　２３− る。本実施例ではＮＨＯＳロジックを用いているが、こ
れも本発明において必須のものでなく、ＣＭＯ３やＨＥ
　Ｓ　Ｆ　Ｅ　Ｔ、ＰＨ０Ｓロジツクなど、各種用いる
ことができる。なおこれらの論理デバイスを用いる場合
、相補的な信号を用いる必要はない。たとえばＣＭＯ３
を用いて本発明を実施する場合は、入力ビツト補数ライ
ンに接続される２個のトランジスタの代りにチャンネル
型１−ランジスタ用いることができる。

ただしこの場合は８８０３のみ用いた場合に得られる高
速化を図ることができず、やはりＮＨＯ３を使用するの
が好まい。

本実施例においては最小型のトランジスタど０ボルトお
よび３ボルト（入力論理レベルは０．２ボルトおよび２
．７ボルト）を用いているが、これにより得られる出力
波形を第５図に示す。

また本発明によるパリティ生成ロジックは電力効率が高
く、ゲータビットがスタチックの場合は各３ビツト段の
出力バッファ２０で電流を引っ張るのみである。

本発明によるパリティ生成およびチェックロジ　２４− ツクを用いた８に×９ビットのＳＲＡＭの全体の構成　
４を第８図に示し、ここに用いるパリティ生成ロジック
を第７に示す。上記のごとく本発明によるパリティロジ
ックの動作速度がきわめて高いものであるため、各メモ
リチップ上で非同期のパリティ生成とチェックを行なっ
て、クロックサイクルを追加使用したり、サイクルタイ
ムが長くなったり、ボードレベルやソフトウェアのパリ
ティチェックのためのオーバーヘッドを必要としたりす
ることなく、常時データの完全性をチェックすることが
可能となる。このような本発明の長所はディジタルシス
テムをより動作速度の高いメモリを用いる高速化システ
ムへと向上させる上で決定的なものである。

また、本発明によるパリティ生成ロジックを１個だけ用
いて、たとえば３状態バスを用いてパリティ生成ロジッ
クを結合することにより、書込みモードのパリティチェ
ックを行なうことも無論可能である。

［発明の効果］ 　２５−

【図面の簡単な説明】

第１図は排他的ＯＲゲートを用いて構成したの従来パリ
ティ回路をを示す回路図、第２図は従来の９ビツトパリ
テイチ工ツク回路を示す回路図、第３図は本発明による
３ビツトパリティ生成回路を示す回路図、第４図は本発
明による３ヒツトパリティ回路を縦続接続構成とした９
ビットパリティ回路を示す回路図、第５図は本発明によ
る３ヒツトパリティ回路の電圧波形を示ず図、第６図は
本発明による実施例における１つの３ビツト段を示す回
路図、第７図は本発明によるパリティ生成およびチェッ
ク回路の実施例を示す回路図、第８図は本発明によるオ
ンチップパリティ生成およびチェック回路をＳＲＡＭを
用いて実施した場合の実施例を示す回路図である。 １０・・・・・・回路段。 １２・・・・・・パリティ生成回路。 １４．１４′・・・・・・レール。 ２０・・・・・・バッファ 代理人　浅　村　皓 ２６− 図面のＬａ（内容に変更なし） Ｆｉｇ、乃 Ｆｉｇ、７ｂ 手続補正書（自発ン 昭和５９年１０月１２日 特許庁長官殿 １、事件の表示 昭和５９年特許願第１８１６３２号 ２、発明の名称 パリティ生成回路 ３、補正をする者 事件との関係　特許出願人 住　所 ４、代理人 ５、補正命令の日付 昭和　年　月　日 ６、補正により増加する発明の数 手続補正書（方式） 昭和乙Ｏ年ノ月／２日 特許庁長官殿 １、事件の表示 昭和ぶ？年特許願第７９７ｂｊ−Ｌ号 ２、発明の名称 バ′ノラ）零ムが没ＤＪａ ３、補正をする者 事件との関係　特許出願人 住　所 へ蔀　方寸づスイ’−１ｙｔレズ〉＼／イ〉ニー圧陳」
つしト・・４、代理人 昭和６０年　７月Δンン日 ６、補正により増加する発明の数 ７、補正の対象 図　面

Claims (16)

【特許請求の範囲】
1. （１）順次接続された複数個の１ビット段からなり。 各１ビット段が２本の入力レールと、２本の出力レール
   と４個のトランジスタとからなり、前記トランジスタは
   それぞれこれを１入力ビツトにより制御して前記第１の
   出力レールを前記第１の入力レールに、あるいは前記第
   ２の出力レールを前記第２の入力レールそれぞれ選択的
   に接続させるようにし、前記複数個の１ビット段の各々
   には相異る入力ビツトが入力するように接続し、該ピッ
   １〜段のうちの第１ビット段の前記第１および第２の入
   力レールはこれを相補的電源電圧に接続するとともに、
   前記段のうちの最後のビット段の第１および第２の出力
   レールはこれを相補的電源電圧となるように接続し、前
   記第１のビット段の後の１ビット段の各々によりその入
   力レールをこれら１ビット段に先行する１ビット段の出
   力レールと接続させ、さらに前記最後ののピッ１一段の
   前の１ビット段の各々によりその出力レールをこれら１
   ビット段に引き続く１ビット段の入力レールと接続させ
   たことを特徴とするパリティ生成回路。
2. （２）前記各１ビット段の前記４個の１〜ランジスタは
   これをＮチャンネル絶縁ゲーｔ−ＦＥ’ｒとし、これら
   Ｎチャンネル絶縁ゲートＦＥＴのうち２個のゲートには
   前記入力ビットを入力さけるとともに、他の２個のゲー
   １〜には前記入力ビットの補数を入力させるようにした
   特許請求の範囲第１項記載のパリティ生成回路。
3. （３）前記最後の１ピッ１〜段からの出力信号を入力す
   るようにした出力増幅器を特徴とする特許請求の範囲第
   １項記載のパリティ生成回路。
4. （４）前記１ビット段の前記ＨＯ８＋−ランジスタのし
   きい値電圧を０．２ないし０．３ボルトどしたようにし
   た特許請求の範囲第１項記載のパリティ生成回路。
5. （５）４個の３ヒツトパリティ生成回路を有する９ビッ
   トパリティ生成回路において、各３ビットバリティ生成
   回路が順次接続された複数個の１ビツト段からなり、各
   １ビツト段が２本の入力レールと、２本の出力レールと
   ４個のトランジスタとからなり、前記トランジスタはそ
   れぞれこれを１入力ビットにより制御して前記第１の出
   力レールを前記第１の入力レールに、あるいは前記第２
   の出力レールを前記第２の入力レールそれぞれ選択的に
   接続させるようにし、前記複数個の１ビツト段の各々に
   は相異る入カビツ１〜が入力するように接続し、該ビッ
   ト段のうちの第１ビット段の前記第１および第２の入力
   レールはこれを相補的電源電圧に接続するとともに、前
   記段のうちの最後のビット段の第１および第２の出力レ
   ールはこれを相補的電源電圧となるように接続し、前記
   第１のビット段の後の１ビツト段の各々によりその入力
   レールをこれら１ビツト段に先行する１ビツト段の出力
   レールと接続させ、さらに前記最後ののビット段の前記
   の１ビツト段の各々によりその出力レールをこれら１ビ
   ツト段に引き続く１ビツト段の入力レールと接続させ、
   さらに前記３ビツトパリティ生成回路のうち３個はこれ
   を入力信号が入力するように接続するとともに、前記３
   ビツトパリティ生成回路のうち第４のパリティ生成回路
   の入力はこれを前記３個のパリティ生成回路の出力に接
   続さけたことを特徴とするパリティ生成回路。
6. （６）前記各１ビツト段の前記４個のトランジスタはこ
   れをＮチャンネル絶縁ゲートＦＥＴどし、これらＮチャ
   ンネル絶縁ゲートＦＥＴのうち２個のゲートには前記入
   力ビットを入力させるとともに、他の２個のゲートには
   前記入力ビットの補数を入力させるようにした特許請求
   の範囲第５項記載のパリティ生成回路。
7. （７）前記３ビツトパリティ生成回路の各々の前記最後
   の１ビツト段からの出力信号を入力するようにした出力
   増幅器を特徴とする特許請求の範囲第５項記載のパリテ
   ィ生成回路。
8. （８）前記１ビツト段の前記ＨＯ８ｌ−ランジスタのし
   きい値電圧を０．２ないし０．３ボルトとしたようにし
   た特許請求の範囲第６項記載のパリティ゛生成回路。
9. （９）行および列に配列しかつ、９ピッ１−位置構成と
   することによって並列の９ビツトからなるワードを記憶
   するようにした複数個のメモリセルと。 これらメモリセルのうちから選択した９ピツ１〜ワード
   をアクセスするように構成した複数個のアドレスデコー
   ダおよびヒンス増幅器と、前記メモリセルとともに１枚
   のチップ上に集積したパリテイヂエツク回路とからなり
   、このパリティチェック回路を３個の３ビツトパリティ
   生成回路により構成して、前記メモリセルから読み出し
   た前記９ビツトのワードのうちアクセスされた１ワード
   の３ビツトを前記３個の３ビツトパリティ生成回路に入
   力させるとともに、これら３個の３ビツトパリティ生成
   回路の各々から出力を発生させ、さらにこれらの３ビツ
   トパリティ生成回路の各出力を第４のパリティ生成回路
   に供給することにより、前記メモリから読み出し中の前
   記９ビツトワードの各々におけるパリティエラーを示す
   出力をこの第４のパリティ生成回路から発生させるよう
   にしたことを特徴とするＲＡＭ　。 ＝　５−
10. （１０）前記３ビツトパリティ生成回路はそれぞれ。 順次接続された複数個の１ビツト段からなり、各１ビツ
    ト段が２本の入力レールと、２本の出力レールと４個の
    トランジスタとからなり、前記トランジスタはそれぞれ
    これを１入力ビットにより制御して前記第１の出力レー
    ルを前記第１の入力レールに、あるいは前記第２の出力
    レールを前記第２の入力レールそれぞれ選択的に接続さ
    せるようにし、前記複数個の１ビツト段の各々には相異
    る入力ビットが入力するように接続し、該ビット段のう
    ちの第１ピッ１〜段の前記第１および第２の入力レール
    はこれを相補的電源電圧に接続するとともに、前記段の
    うちの最後のビット段の第１および第２の出力レールは
    これを相補的電源電圧となるように接続し、前記第１の
    ビット段の後の１ビツト段の各々によりその入力レール
    をこれら１ピッ１〜段に先行する１ビツト段の出力レー
    ルと接続させ、さらに前記最後のの１７１〜段の前の１
    ビツト段の各々によりその出力レールをこれら１ビツト
    段に引き続く１ビツト段の入力レールと接続さ　６− せたパリティ生成回路を有する特許請求の範囲第９項記
    載のＲＡＭ　。
11. （１１）前記各１ビット段の前記４個のトランジスタは
    これをＮチャンネル絶縁ゲートＦＥＴとし、これらＮチ
    ャンネル絶縁ゲートＦＥＴのうち２個のゲートには前記
    入力ピッ］〜を入力させるとともに。 他の２個のゲートには前記入力ビツトの補数を入力させ
    るようにした特許請求の範囲第１０項記載のＲＡＭ　。
12. （１２）前記３ビットパリティ生成回路の各々の前記＠
    後の１ビット段からの出力信号を入力するにうにした出
    力増幅器を特徴とする特許請求の範囲第１０項記載のＲ
    ＡＭ　。
13. （１３）前記１ビット段の前記ＨＯ３１〜ランジスタの
    しきい値電圧を０．２ないし０．３ボルトとしたにうに
    した特許請求の範囲第１１項記載のＲＡＭ　。
14. （１４）前記メモリを完全にスタチック型とした特許請
    求の範囲第９項記載のＲＡＭ　。
15. （１５）前記センス増幅器、キキアドレスデコーダおよ
    び前記メモリセルによりアドレス受領後４゜ナノ秒以内
    に９ビツトワードに対する読出し動作を行なわせるよう
    にしたＩＩ八へ　。
16. （１６）それぞれがＮ個のビットからなるデータワード
    を受け取るように接続した入力バッファと。 行および列に配列しかつ、Ｎ＋１ビット位置構成とする
    ことにＪ：っで並列のＮ＋１どツＩ−からなるワードを
    記憶するようにした複数個のメモリセルと、前記Ｎビッ
    トのデータ入力ワードを受け取るべく前記入力バッファ
    と接続し各入力ワードのパリティに応じてパリティビッ
    トを生成するようにしたパリティ生成回路と、それぞれ
    Ｎビットワードと前記パリティビットからなるＮ　＋　
    １ピツ］へワードを記憶する９個のビット位置に配列さ
    れたメモリセルアレーと、このアレーからのＮ＋１ビツ
    トワードのうちから選択された１ワードを読み出す読出
    し手段と、この読出し手段により出力として発生された
    前記Ｎ＋１ビツトワードのパリティと対応するパリティ
    エラー出力を発生すするパリティチェック回路とからな
    り、このパリティチェック回路が少なくとも１群の順次
    接続された複数個の１ビット段からなり、各１ピッ］〜
    段が２本の入力レールと、２本の出力レールと４個のト
    ランジスタとからなり、前記トランジスタはそれぞれこ
    れを１入力ビツトにより制御して前記第１の出力レール
    を前記第１の入力レールに、あるいは前記第２の出力レ
    ールを前記第２の入力レールそれぞれ選択的に接続させ
    るようにし、前記複数個の１ビット段の各々には相異る
    入力ビットが入力するように接続し、該ビット段のうち
    の第１ビット段の前記第１および第２の入力レールはこ
    れを相補的電源電圧に接続するとともに、前記段のうち
    の最後のビット段の第１および第２の出力レールはこれ
    を相補的電源電圧となるにうに接続し、前記第１のビッ
    ト段の後の１ビット段の各々にＪ：りその入力レールを
    これら１ビット段に先行する１ビット段の出力レールと
    接続させ、さらに前記最後ののビット段の前の１ビット
    段の各々によりその出力レールをこれら１ビット段に引
    き続く１ビット段の入力レールと接続させたことを特徴
    とするスタチックＲＡＭ　。 −９＝