JPS60154555A - 相補型電界効果トランジスタを用いた半導体装置 - Google Patents
相補型電界効果トランジスタを用いた半導体装置Info
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- JPS60154555A JPS60154555A JP59011185A JP1118584A JPS60154555A JP S60154555 A JPS60154555 A JP S60154555A JP 59011185 A JP59011185 A JP 59011185A JP 1118584 A JP1118584 A JP 1118584A JP S60154555 A JPS60154555 A JP S60154555A
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- JP
- Japan
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- diffusion region
- transistor
- semiconductor device
- region
- type
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は％Ｎチャンネル型トランジスタとＰチャンネル
型トランジスタを同一半導体基板上に形成した相補型半
導体装置のう、チア、プ耐圧化に関するものである。
型トランジスタを同一半導体基板上に形成した相補型半
導体装置のう、チア、プ耐圧化に関するものである。
（従来技術）
従来の相補型ＭＯ８市界効果トランジスタを周込た半導
体装ｉｔ（以下ＣＭＵＳと略す）は第１図に示す構造を
有している ｐ ＋ ｍドレイン拡散領域２とＰ＋型ソ
ース拡散領域ａｌ−有する低濃度Ｎ型基板１はＮ＋拡散
領域４を介してｋｌ配線１４によって基板１円に同じく
設けられたＰ＋型ソース拡散領域３と共に電源ＶＤＤに
接続されている。
体装ｉｔ（以下ＣＭＵＳと略す）は第１図に示す構造を
有している ｐ ＋ ｍドレイン拡散領域２とＰ＋型ソ
ース拡散領域ａｌ−有する低濃度Ｎ型基板１はＮ＋拡散
領域４を介してｋｌ配線１４によって基板１円に同じく
設けられたＰ＋型ソース拡散領域３と共に電源ＶＤＤに
接続されている。
Ｎ＋型ドレイン拡散領域５とＮ＋型ソース拡散頒域６は
基板１円（１）Ｐ−ウェル領域７に形成されてお９．こ
のＰ−ウェル領域７はＰ＋拡散領域１３を介して、ＡＪ
配線１４によってＮ 型ソース拡＋ 散領域６と共にＶ、、（＝（ＪＮＩ））に接続されて−
る。
基板１円（１）Ｐ−ウェル領域７に形成されてお９．こ
のＰ−ウェル領域７はＰ＋拡散領域１３を介して、ＡＪ
配線１４によってＮ 型ソース拡＋ 散領域６と共にＶ、、（＝（ＪＮＩ））に接続されて−
る。
基板１円のＰ 拡散領域９とＰ−ウェル領域７内のＮ
拡散領域１０は、多結晶シリコンゲート電極１１に接続
され、ゲート酸化膜１２ｆ、保護する入力側保護ダイオ
ードを形成している。
拡散領域１０は、多結晶シリコンゲート電極１１に接続
され、ゲート酸化膜１２ｆ、保護する入力側保護ダイオ
ードを形成している。
このような構造を有するＣ、ＭＯ８半導体装置は。
Ｔ Ｔ Ｌ／ＤＴＬ と比較して、消費笛；力が少ない
、電源電圧の範囲が広い等の秀れた特長を持っているた
め、 Ｔ Ｔ Ｌ／Ｊ）ＴＬ に変わるデジタルＩＣと
して今日特に脚光をあびている０反面、 Ｃ−Ｍ（Ｊ８
半導体装置は、その構造上に存在する寄生サイリスタが
外米雑音等のトリガ電流によりターンオンし。
、電源電圧の範囲が広い等の秀れた特長を持っているた
め、 Ｔ Ｔ Ｌ／Ｊ）ＴＬ に変わるデジタルＩＣと
して今日特に脚光をあびている０反面、 Ｃ−Ｍ（Ｊ８
半導体装置は、その構造上に存在する寄生サイリスタが
外米雑音等のトリガ電流によりターンオンし。
電源側ｖＤＤから接地側ｖ８ｓに異常な貫通電流が流れ
る過電流破壊現＃！（いわゆるう、チア、プ）がある。
る過電流破壊現＃！（いわゆるう、チア、プ）がある。
第２図にＣＭｔＪ８構造ＫＷ生するバイポーラトランジ
スタの様相を示す、トランジスタＱｎｌは、Ｐ−ウェル
領域７をベース、Ｎ＋型ソース拡散領域６をエミッタ、
基板１をコレクタとするＮＰＮ３ＩＶ１ＰＮＰ３層構造
ランジスタＱｎ２は、ｐ−ウェル領域７をペース、Ｎ＋
拡散領域１０をエミッタ、基板１をコレクタとするＮＰ
Ｎ３３層構造を有スる。トランジスタＱｎ３は、Ｐ−ウ
ェル領域７をベース、Ｎ＋型ソース拡散領域５をエミッ
タ。
スタの様相を示す、トランジスタＱｎｌは、Ｐ−ウェル
領域７をベース、Ｎ＋型ソース拡散領域６をエミッタ、
基板１をコレクタとするＮＰＮ３ＩＶ１ＰＮＰ３層構造
ランジスタＱｎ２は、ｐ−ウェル領域７をペース、Ｎ＋
拡散領域１０をエミッタ、基板１をコレクタとするＮＰ
Ｎ３３層構造を有スる。トランジスタＱｎ３は、Ｐ−ウ
ェル領域７をベース、Ｎ＋型ソース拡散領域５をエミッ
タ。
基板１をコレクタとするＮＰＮａ層構造を有する。
他方トランジスタＱ１、は、基板１をペース Ｐ＋型ソ
ース拡散領域３（ｉｌ−エミ、り、Ｐ−ウェル領域７を
コレクタとするＰＮＰ３層構造よシなる。トランジスタ
Ｑｐ２は、基板１をベース、Ｐ＋拡散領域９をエミッタ
、Ｐ−ウェル領域７ｆｔコレクタとするＰＮＰ３層構造
よりなる。トランジスタＱＰ、は基板ｌをペース、Ｐ＋
型ドレイン拡散領域２をエミッタ。
ース拡散領域３（ｉｌ−エミ、り、Ｐ−ウェル領域７を
コレクタとするＰＮＰ３層構造よシなる。トランジスタ
Ｑｐ２は、基板１をベース、Ｐ＋拡散領域９をエミッタ
、Ｐ−ウェル領域７ｆｔコレクタとするＰＮＰ３層構造
よりなる。トランジスタＱＰ、は基板ｌをペース、Ｐ＋
型ドレイン拡散領域２をエミッタ。
Ｐ−ウェル領域７をコレクタとするｌ’ＮＰ３層構造よ
シなる０以上Ｑｎ ｉ （’ ”Ｌ ２，３ ）は縦型
ＮＰＮトランジスタを形成し、Ｑｐ ｉ （１＝１．２
．３ ）は横５ＰＮＰ）ランジスタを形成している。ラ
ッチアップのメカニズムとして、外米雑音等によってト
ランジスタＱｎｊ（ｊ＝２又は３）あるいはトランジス
タＱｐ ｊ （Ｊ ＝２又は３）が導通し、それがトリ
ガとなってトランジスタＱｎｌとトランジスタＱ、１に
よって構成される回路がサイリスタ回路として動作する
ことが知られている。実用上、ＣＭＯ８半導体装置のう
、チアツブ対策として、外部回路を加える仁とによる、
ノイズ防止策等がとられるが１、ゆ、、、チア、、”１
ｉｔＪｆＫｉｉえ。ヶゎあ、ウ １ッチア、プしない）
Ｃ−ＭＯ８半導体装置設計上の配慮がシステム設計の最
も好まれるところである。
シなる０以上Ｑｎ ｉ （’ ”Ｌ ２，３ ）は縦型
ＮＰＮトランジスタを形成し、Ｑｐ ｉ （１＝１．２
．３ ）は横５ＰＮＰ）ランジスタを形成している。ラ
ッチアップのメカニズムとして、外米雑音等によってト
ランジスタＱｎｊ（ｊ＝２又は３）あるいはトランジス
タＱｐ ｊ （Ｊ ＝２又は３）が導通し、それがトリ
ガとなってトランジスタＱｎｌとトランジスタＱ、１に
よって構成される回路がサイリスタ回路として動作する
ことが知られている。実用上、ＣＭＯ８半導体装置のう
、チアツブ対策として、外部回路を加える仁とによる、
ノイズ防止策等がとられるが１、ゆ、、、チア、、”１
ｉｔＪｆＫｉｉえ。ヶゎあ、ウ １ッチア、プしない）
Ｃ−ＭＯ８半導体装置設計上の配慮がシステム設計の最
も好まれるところである。
第１図又は第２図に示す従来のＣ−ＭＵ８構造では。
このう、チアツブのないｅ−Ｍｕｓ半導体装置は実現さ
れない。
れない。
（発明の目的）
本発明の目的は、このような従来のＣ−ＭＵ ８構造に
帰因する欠点を解消し、実用上鈑まれるラッチアップ耐
圧を有するＣ−Ｍ（Ｊ８半導体装置を提供することにあ
る。 ′ （発明の構成） このような目的を実現する為に、−不発明では。
帰因する欠点を解消し、実用上鈑まれるラッチアップ耐
圧を有するＣ−Ｍ（Ｊ８半導体装置を提供することにあ
る。 ′ （発明の構成） このような目的を実現する為に、−不発明では。
Ｎチャネル型トランジスタとＰチャンネル型トランジス
タを同一半導体基板上に構成する相補型ＭＪ８デバイス
において、基板表面のＰ＋型ドレイン拡散領域とＰ＋型
ソース拡散領域に接してＮ−拡散領域を形成したことを
特徴とするものである。
タを同一半導体基板上に構成する相補型ＭＪ８デバイス
において、基板表面のＰ＋型ドレイン拡散領域とＰ＋型
ソース拡散領域に接してＮ−拡散領域を形成したことを
特徴とするものである。
（実施例）
以下、この構造の有効性をより詳細に説明する。
一般にラッチア、ブトリガの要因として主として入出力
端への外米雑音混入があけられるが、例えば第２図にお
いて、入力回路の入力端１５から、正の雑音電流が入力
された場合、Ｐ＋拡散領域９と基板１間が順バイアスさ
れ、トランジスタＱｐ２がまず４１１］ｉシ、このコレ
クタ電流（ホール）の一部がＰ−ウェル領域７に達する
と、これがトランジスタＱｎ １のペース電流にな勺、
Ｎ＋型ソース拡散領域６とＰ−ウェル領域７間をより順
バイアスする結果トランジスタＱｒｌｌ を導通させる
。さらに、トランジスタＱ□のコレクタ電流（エレクト
ロン）によって、トランジスタＱｐ１のＩＶＢＢ＋を上
昇させることにより、トランジスタＱ、ｌ を導通させ
、トランジスタＱｎ□と、トランジスタ％□間に正帰還
力巳かか９．このトランジスタＱｆｌｌ とトランジス
タＱ、１ によシ構成される（容土）サイリスタがター
ンオンし、う、チア、プに至る。
端への外米雑音混入があけられるが、例えば第２図にお
いて、入力回路の入力端１５から、正の雑音電流が入力
された場合、Ｐ＋拡散領域９と基板１間が順バイアスさ
れ、トランジスタＱｐ２がまず４１１］ｉシ、このコレ
クタ電流（ホール）の一部がＰ−ウェル領域７に達する
と、これがトランジスタＱｎ １のペース電流にな勺、
Ｎ＋型ソース拡散領域６とＰ−ウェル領域７間をより順
バイアスする結果トランジスタＱｒｌｌ を導通させる
。さらに、トランジスタＱ□のコレクタ電流（エレクト
ロン）によって、トランジスタＱｐ１のＩＶＢＢ＋を上
昇させることにより、トランジスタＱ、ｌ を導通させ
、トランジスタＱｎ□と、トランジスタ％□間に正帰還
力巳かか９．このトランジスタＱｆｌｌ とトランジス
タＱ、１ によシ構成される（容土）サイリスタがター
ンオンし、う、チア、プに至る。
第３図に、本発明の一実施例による相補型Ｍ（Ｊ８半導
体装置の断面図を示す、不笑施例の構造によれば、イオ
ン注入等の手段によって、基板１にＮ−拡散領域１７が
形成され、この領域と基板１に包囲されるようにＰ１型
ドレイン拡故領域２とＰ＋、型ソース拡散領域３を設け
る。従ってう、チア。
体装置の断面図を示す、不笑施例の構造によれば、イオ
ン注入等の手段によって、基板１にＮ−拡散領域１７が
形成され、この領域と基板１に包囲されるようにＰ１型
ドレイン拡故領域２とＰ＋、型ソース拡散領域３を設け
る。従ってう、チア。
プを引き起こす寄生サイリスタを構成する横型ＰＮＰト
ランジスタＱ、１のベース領域はへ一拡散領域１７’１
ｊ（Ｐ＋型ソース拡散領域３のエミッタ領域近傍に有す
る。このため、同じく例えは第３図において入力端１５
に正の雑音電流が入力された場合、トランジスタＱＸ１
、のベース領域（Ｐウェル）７にホールが注入され、こ
のホールの蓄積によって接合Ｊ、を通じＮ＋型ソース拡
散領域６よりエレクトロンのＰ−ウェル領域７への注入
がなされ、このエレクトロンはトランジスタＱｒｌｌの
コレクタ電流として逆バイアスされた接合Ｊ２近傍に形
成される空乏層の電界によって基板１に流れ出すが、Ｎ
−拡散領域１７に到辿した際に％Ｐ＋型ノース拡散領域
３よシホールの注入を促すことはＮ−拡散領域１７によ
ってＰ＋型ソース拡散領域３との濃度差が実質的に減さ
れることＶＣよシ、同エレクトロンにとっては困難であ
り、むしろＮ＋拡散領域４を弁するＶＤＤｔｆｆｉ源へ
吸収されやすい、このためトランジスタＱｐ□Ｑｌ Ｖ
Ｂｇ Ｉ は同トランジスタＱ、１ｔ−４通させる程に
上昇されることなくサイリスタ回路のいったんをになう
トランジスタＱ、□ は導通小米ず、ラッチアップ現象
はおこらない。
ランジスタＱ、１のベース領域はへ一拡散領域１７’１
ｊ（Ｐ＋型ソース拡散領域３のエミッタ領域近傍に有す
る。このため、同じく例えは第３図において入力端１５
に正の雑音電流が入力された場合、トランジスタＱＸ１
、のベース領域（Ｐウェル）７にホールが注入され、こ
のホールの蓄積によって接合Ｊ、を通じＮ＋型ソース拡
散領域６よりエレクトロンのＰ−ウェル領域７への注入
がなされ、このエレクトロンはトランジスタＱｒｌｌの
コレクタ電流として逆バイアスされた接合Ｊ２近傍に形
成される空乏層の電界によって基板１に流れ出すが、Ｎ
−拡散領域１７に到辿した際に％Ｐ＋型ノース拡散領域
３よシホールの注入を促すことはＮ−拡散領域１７によ
ってＰ＋型ソース拡散領域３との濃度差が実質的に減さ
れることＶＣよシ、同エレクトロンにとっては困難であ
り、むしろＮ＋拡散領域４を弁するＶＤＤｔｆｆｉ源へ
吸収されやすい、このためトランジスタＱｐ□Ｑｌ Ｖ
Ｂｇ Ｉ は同トランジスタＱ、１ｔ−４通させる程に
上昇されることなくサイリスタ回路のいったんをになう
トランジスタＱ、□ は導通小米ず、ラッチアップ現象
はおこらない。
ここで１喪なことは、不構造におけるＮ−拡散層１７が
不純物濃度２ｘ１０ ｃｍ 以上ｌＸ１０１８ｃｍ−３
以下でＰ＋型ソース領域に接する点である・このＮ−拡
散層は、たとえばＰ原子をエネルギー５ＱＫｅＶでドー
ズｉｔ ４Ｘ１０ ｃｍ 〜２Ｘ１０１４ｃｍ−２をイ
オン注入し、引きつづき１１５０°０１時間の熱処理に
より容易に形成され、しかもＣＭＵＳＩＣの保＠装置に
おいて有効に用いられるものであり、何ら特別な工程を
付加する必要がない、したがって、ラッチアップ耐圧化
を安価に実現しうる・ また同構造によればラッチアップを引き起こす寄生サイ
リスタを構成するトランジスタを導通させないことによ
シ上記説明に用いた例以外のいか、、い工ｆ□に７．ｔ
Ｌ”１Ｘ４１＊□□６６−ＩＭＯ８半導体装置はラッチ
アップされることがない。
不純物濃度２ｘ１０ ｃｍ 以上ｌＸ１０１８ｃｍ−３
以下でＰ＋型ソース領域に接する点である・このＮ−拡
散層は、たとえばＰ原子をエネルギー５ＱＫｅＶでドー
ズｉｔ ４Ｘ１０ ｃｍ 〜２Ｘ１０１４ｃｍ−２をイ
オン注入し、引きつづき１１５０°０１時間の熱処理に
より容易に形成され、しかもＣＭＵＳＩＣの保＠装置に
おいて有効に用いられるものであり、何ら特別な工程を
付加する必要がない、したがって、ラッチアップ耐圧化
を安価に実現しうる・ また同構造によればラッチアップを引き起こす寄生サイ
リスタを構成するトランジスタを導通させないことによ
シ上記説明に用いた例以外のいか、、い工ｆ□に７．ｔ
Ｌ”１Ｘ４１＊□□６６−ＩＭＯ８半導体装置はラッチ
アップされることがない。
このように不発明は、基板表面のＰ＋型ドレイン拡散領
域とＰ＋型ソース拡散領域に接してＮ−拡散領域′Ｉｔ
設けることによって、実用上屋まれるう、千アップ耐圧
を有フ゛るＣ−ＭＬ）８半導体装置を提供することがで
きる・
域とＰ＋型ソース拡散領域に接してＮ−拡散領域′Ｉｔ
設けることによって、実用上屋まれるう、千アップ耐圧
を有フ゛るＣ−ＭＬ）８半導体装置を提供することがで
きる・
第１図は従来構造のＣ−Ｍ（Ｊ８半導体装置の断面図、
第２図も第１図同様従来構造のＣ−Ｍ（Ｊ８半導体装置
の断面図、第３図は本発明の一実施例によるＣ−ＭＯ８
半導体装置の断面図である。 １・・・・・・低濃度Ｎ型基板、２・・・・・・Ｐ 型
ドレイン拡散領域、３・・・・・・Ｐ＋型ソース拡散領
域、４・・・・・・Ｎ＋型拡敞領域、５・・・・・・Ｎ
＋型ドレイン拡散領域。 ６・・・・・・Ｎ＋型ンース拡散領域、７・・・・・・
Ｐ−型ウェル領域、８，１３・・・・・Ｐ＋型拡散領域
、９・・・・・・Ｐ＋型拡散領域％ １０・・・・・・
Ｎ＋型拡散領域％ ］１・・・・・・多結晶シリコンゲ
ート電極、１２・・・・・ゲート酸化膜、１４・・・・
・Ａｌ配線、１５・・・・・・入力端、１６・・・・・
・出力端、１７・・・・・・Ｎ−拡散領域。 Ｚｙ ロ ン 牙− ０７ＪＪ！ ／ ７り ４
第２図も第１図同様従来構造のＣ−Ｍ（Ｊ８半導体装置
の断面図、第３図は本発明の一実施例によるＣ−ＭＯ８
半導体装置の断面図である。 １・・・・・・低濃度Ｎ型基板、２・・・・・・Ｐ 型
ドレイン拡散領域、３・・・・・・Ｐ＋型ソース拡散領
域、４・・・・・・Ｎ＋型拡敞領域、５・・・・・・Ｎ
＋型ドレイン拡散領域。 ６・・・・・・Ｎ＋型ンース拡散領域、７・・・・・・
Ｐ−型ウェル領域、８，１３・・・・・Ｐ＋型拡散領域
、９・・・・・・Ｐ＋型拡散領域％ １０・・・・・・
Ｎ＋型拡散領域％ ］１・・・・・・多結晶シリコンゲ
ート電極、１２・・・・・ゲート酸化膜、１４・・・・
・Ａｌ配線、１５・・・・・・入力端、１６・・・・・
・出力端、１７・・・・・・Ｎ−拡散領域。 Ｚｙ ロ ン 牙− ０７ＪＪ！ ／ ７り ４
Claims (1)
- Ｎチャンネル型トランジスタとＰチャンネル型トランジ
スタを同一半導体基板上に形成する半導体装置において
、Ｐ＋型ソース拡散領域に接して不純物両度が２Ｘ１０
１７ｃｍ−”以上ＩＸＩＯ１８ｃｍ−”以下のＮ−型拡
散領域を形成したこと′ｆ：％徴とする相補型゛ｉ界効
果トランジスタを用いた半導体装置−
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011185A JPS60154555A (ja) | 1984-01-24 | 1984-01-24 | 相補型電界効果トランジスタを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011185A JPS60154555A (ja) | 1984-01-24 | 1984-01-24 | 相補型電界効果トランジスタを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154555A true JPS60154555A (ja) | 1985-08-14 |
Family
ID=11771007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011185A Pending JPS60154555A (ja) | 1984-01-24 | 1984-01-24 | 相補型電界効果トランジスタを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154555A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323577A (en) * | 1976-08-18 | 1978-03-04 | Hitachi Ltd | Complementary type insulated gate effect transistor |
-
1984
- 1984-01-24 JP JP59011185A patent/JPS60154555A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323577A (en) * | 1976-08-18 | 1978-03-04 | Hitachi Ltd | Complementary type insulated gate effect transistor |
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