JPS60160144A - バンプ形成方法 - Google Patents
バンプ形成方法Info
- Publication number
- JPS60160144A JPS60160144A JP59014627A JP1462784A JPS60160144A JP S60160144 A JPS60160144 A JP S60160144A JP 59014627 A JP59014627 A JP 59014627A JP 1462784 A JP1462784 A JP 1462784A JP S60160144 A JPS60160144 A JP S60160144A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- bump
- film
- insulating film
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はキャングボンディング用バ／プ付半導体装置の
バンプ形成方法に関するものである。
バンプ形成方法に関するものである。
＠１図は、半導体装置における従来のバンプ形成方法を
示す図である。従来の方法では、第１図（ａ）に示すよ
うに半導体基板ｌ上を絶縁膜２で被覆し、その上に、ア
ルミパッド３及びアルミ配ＷＡ４を形成し、更に保ｍ膜
として絶縁膜たとえばリンを含む二酸化シリコン膜５を
形成する。そしてアルｉパヴド３上の二酸化シリコン膜
５を除去した後、コンタクト及びバリア金属層６を被着
させる。
示す図である。従来の方法では、第１図（ａ）に示すよ
うに半導体基板ｌ上を絶縁膜２で被覆し、その上に、ア
ルミパッド３及びアルミ配ＷＡ４を形成し、更に保ｍ膜
として絶縁膜たとえばリンを含む二酸化シリコン膜５を
形成する。そしてアルｉパヴド３上の二酸化シリコン膜
５を除去した後、コンタクト及びバリア金属層６を被着
させる。
これは通常スパッタで行ない、例えばクロム（Ｃ’ｒ
）−銅（Ｃｕ）−金（Ａｕ）の組み合せなどが選ばれる
。更にメタキのマスク用の７オトレジスト７を形成した
後、金メッキによシアルミパッド３上にコンタクト及び
バリア金属層６を介してバンプ８を成長させ（この状態
を第１図（ｂ）に示す）、その後バリア金属層及びコン
タクト金属層６をエツチング除去して、第１図ｃ４Ｃ示
すようにバンプ８１１−ＡＪバリド３上に形成した。
）−銅（Ｃｕ）−金（Ａｕ）の組み合せなどが選ばれる
。更にメタキのマスク用の７オトレジスト７を形成した
後、金メッキによシアルミパッド３上にコンタクト及び
バリア金属層６を介してバンプ８を成長させ（この状態
を第１図（ｂ）に示す）、その後バリア金属層及びコン
タクト金属層６をエツチング除去して、第１図ｃ４Ｃ示
すようにバンプ８１１−ＡＪバリド３上に形成した。
しかし、このような従来技術によると次のような欠点が
あった。
あった。
すなわち保護膜５として用いる絶縁膜がたとえばＣＶＤ
法によるリンを含有する二酸化シリコン膜だとピンホー
ルが発生しやすく、第１図ｅに示すように保護膜５にピ
ンホール９が発生すると。
法によるリンを含有する二酸化シリコン膜だとピンホー
ルが発生しやすく、第１図ｅに示すように保護膜５にピ
ンホール９が発生すると。
コンタクト及びバリア金属層６ｔエツチングする時にエ
ツチング液がピンホール９から侵入して。
ツチング液がピンホール９から侵入して。
アルミ配線の侵触ｌＯが発生するため、不良品の発生率
が高くなる欠点があった。
が高くなる欠点があった。
また、ピンホールの発生を少なくする為に絶縁膜５を厚
くすると基板との熱膨張率、収縮率の違いによシ半導体
素子に内部応力が生じ、り２ツクなどが発生し、やはり
不良率発生の原因となる恐れがあった。またエツチング
工程のないり７トオ７法なども知られているが、この方
法は工程が複雑でコスト高になる上、バリア及びコンタ
クト金属層５ｋｌ！！械的にハクリする方法なので、ウ
ェハー上にハクリ残りが発生し、その残りが不良品発生
の要因となる恐れがあり１、エツチング法に比べ必ずし
も優れた方法ではなかった。
くすると基板との熱膨張率、収縮率の違いによシ半導体
素子に内部応力が生じ、り２ツクなどが発生し、やはり
不良率発生の原因となる恐れがあった。またエツチング
工程のないり７トオ７法なども知られているが、この方
法は工程が複雑でコスト高になる上、バリア及びコンタ
クト金属層５ｋｌ！！械的にハクリする方法なので、ウ
ェハー上にハクリ残りが発生し、その残りが不良品発生
の要因となる恐れがあり１、エツチング法に比べ必ずし
も優れた方法ではなかった。
本発明の目的はバンプ形成のエツチング工程における不
良品の発生率ｔｒ！ｉｃ少させた方法を提供することで
ある。
良品の発生率ｔｒ！ｉｃ少させた方法を提供することで
ある。
本発明は保ｉａｉ［として用いる絶縁膜５の上に更に、
被覆性のよい放電現象を利用して成長される組成の異な
る絶縁膜例えばプラズマ窒化シリコン膜を設けて、絶縁
膜５のピンホールｔうめることによシ、従来の欠点を除
去し、エツチング工程による不良発生率を大幅に減少さ
せること’に４ｉＦ徴としている。
被覆性のよい放電現象を利用して成長される組成の異な
る絶縁膜例えばプラズマ窒化シリコン膜を設けて、絶縁
膜５のピンホールｔうめることによシ、従来の欠点を除
去し、エツチング工程による不良発生率を大幅に減少さ
せること’に４ｉＦ徴としている。
以下図面に基づき本発明のバンプ形成方法について工程
ごとに説明する。第２図に本発明のバンプ形成方法の一
実施例を示す。第２図（ａ）には保護膜の形成工程を示
す。まず、半導体基板１１’におおう絶縁膜１２上にア
ルミバッド１３及びアルミ配ｌＲ１１−形成する。更に
保護膜としてリンを含む二酸化シリコン膜１５．更に、
放電現象を利用して成長させた絶縁膜にとえは、プラズ
マ窒化シリコン膜１ｆｌ−形成する。そして、第２図（
切に示すようにアルｉパヴド１３部分の上の二層の絶縁
膜１５．１６に選択的にそれぞれエツチングしてアルミ
パッド１３を露出させる。このプラズマ窒化シリコ／［
１６により二酸化シリコン１１１１５にピンホールがあ
ったとして屯そのよＶｈ被覆性のため尺ｔふさぐことが
できる。第２図（Ｃ）では、コンタクト及びバリア金属
層１７’ｔ−スパッタにより成長した状態を示す。通常
は金属層としては、 Ｃｒ−Ｃｕ −Ａｕ の三層やＴ
ｉ−Ｐｄ、Ｔｉ−Ｐｔの二層などが用いられる。コンタ
クト及びバリア金属層を設けるのはアルミパッド１３と
Ｃのアルミパッド上に形成される金バンプとの接合を強
固なものとするためである。金バｙプｔアルミパヴド上
に直接会ノブキにより成長させて形成するとアルミと金
の境界部分で拡散現象がおこり、パープルプレイブとい
う現象により、境界部分がもろくなるからである。第２
図（ｄ）には７オトレジスト１８はコンタクト及びバリ
ア金属層１７の上４Ｃ７＊トレジス）ｔ−塗布し、バン
プを形成するアルミパッド１３の上部のみ露光して、不
要なフォトレジストを除去することにより形成される。
ごとに説明する。第２図に本発明のバンプ形成方法の一
実施例を示す。第２図（ａ）には保護膜の形成工程を示
す。まず、半導体基板１１’におおう絶縁膜１２上にア
ルミバッド１３及びアルミ配ｌＲ１１−形成する。更に
保護膜としてリンを含む二酸化シリコン膜１５．更に、
放電現象を利用して成長させた絶縁膜にとえは、プラズ
マ窒化シリコン膜１ｆｌ−形成する。そして、第２図（
切に示すようにアルｉパヴド１３部分の上の二層の絶縁
膜１５．１６に選択的にそれぞれエツチングしてアルミ
パッド１３を露出させる。このプラズマ窒化シリコ／［
１６により二酸化シリコン１１１１５にピンホールがあ
ったとして屯そのよＶｈ被覆性のため尺ｔふさぐことが
できる。第２図（Ｃ）では、コンタクト及びバリア金属
層１７’ｔ−スパッタにより成長した状態を示す。通常
は金属層としては、 Ｃｒ−Ｃｕ −Ａｕ の三層やＴ
ｉ−Ｐｄ、Ｔｉ−Ｐｔの二層などが用いられる。コンタ
クト及びバリア金属層を設けるのはアルミパッド１３と
Ｃのアルミパッド上に形成される金バンプとの接合を強
固なものとするためである。金バｙプｔアルミパヴド上
に直接会ノブキにより成長させて形成するとアルミと金
の境界部分で拡散現象がおこり、パープルプレイブとい
う現象により、境界部分がもろくなるからである。第２
図（ｄ）には７オトレジスト１８はコンタクト及びバリ
ア金属層１７の上４Ｃ７＊トレジス）ｔ−塗布し、バン
プを形成するアルミパッド１３の上部のみ露光して、不
要なフォトレジストを除去することにより形成される。
このフォトレジスト層によりバンプ１９の形状、厚みが
決定される。次に第２図（ｅ）に示すように、バンプ１
９を金メッキによりアルミバッド１３上にコンタクト及
びバリア金属層１７荀介して形成する。第２図げ）では
、フォトレジスト１２１除去しり後、バンプ忙マスクと
して、エツチング工程により、バリア及びコンタクト金
属層１７の不要部分を除去した状態を示し、完成した形
状となる。このとき、保護膜として形成した二酸化シリ
コン膜１５はプラズマ窒化シリコン膜１６でピンホール
がうめられるため、従来のようにエツチング液の侵触に
よるアルミ配８１４のやられは発生しない。
決定される。次に第２図（ｅ）に示すように、バンプ１
９を金メッキによりアルミバッド１３上にコンタクト及
びバリア金属層１７荀介して形成する。第２図げ）では
、フォトレジスト１２１除去しり後、バンプ忙マスクと
して、エツチング工程により、バリア及びコンタクト金
属層１７の不要部分を除去した状態を示し、完成した形
状となる。このとき、保護膜として形成した二酸化シリ
コン膜１５はプラズマ窒化シリコン膜１６でピンホール
がうめられるため、従来のようにエツチング液の侵触に
よるアルミ配８１４のやられは発生しない。
以上のように本発明によれば、半導体表面の保護＠を二
層にすることにより、一層だけの場合のピンホールｔう
めることができるため、エツチング工程における不良品
発生率を大幅に低下させることができる。また完成後も
プラズマ窒化シリコン膜が残っているので、ダイシング
時にチップのカケや割れｔ防ぐことができるほか、ボン
ディング時の共晶合金の流れすぎにょるシ冒−トなども
防ぐことができる。このように本発明によれば。
層にすることにより、一層だけの場合のピンホールｔう
めることができるため、エツチング工程における不良品
発生率を大幅に低下させることができる。また完成後も
プラズマ窒化シリコン膜が残っているので、ダイシング
時にチップのカケや割れｔ防ぐことができるほか、ボン
ディング時の共晶合金の流れすぎにょるシ冒−トなども
防ぐことができる。このように本発明によれば。
半導体の不良品の発生率を大幅に低下させることができ
るだけでなく、製品の信頼性も向上させることができる
屯のである。
るだけでなく、製品の信頼性も向上させることができる
屯のである。
第１図は従来のパンク形成方法を示す断面図、第２図は
本発明の実施例のバンプ形成方法を示す断面図である。 尚１図において、１．１１・・・・・・半導体基板％２
゜１２・・・・・・絶縁膜、３．１３・・・・・・アル
ミパッド、４゜１４・・・・・・アルミ配線、５．１５
・・・・・・保護膜、６゜１７・・・・・・コンタクト
及びバリア金属層、７．１８・・・・・・フォトレジス
ト層、８．１９・・・・・・バンプ、９・・・・・・ピ
ンホール、ｌＯ・・・・・・侵触されπアルミ。 １６・・・・・・プラズマ窒化シリコン膜。 浄１■ ｖ２１￥］ ／’／ ＄Ｚ圀
本発明の実施例のバンプ形成方法を示す断面図である。 尚１図において、１．１１・・・・・・半導体基板％２
゜１２・・・・・・絶縁膜、３．１３・・・・・・アル
ミパッド、４゜１４・・・・・・アルミ配線、５．１５
・・・・・・保護膜、６゜１７・・・・・・コンタクト
及びバリア金属層、７．１８・・・・・・フォトレジス
ト層、８．１９・・・・・・バンプ、９・・・・・・ピ
ンホール、ｌＯ・・・・・・侵触されπアルミ。 １６・・・・・・プラズマ窒化シリコン膜。 浄１■ ｖ２１￥］ ／’／ ＄Ｚ圀
Claims (1)
- 半導体表面上に第１の絶縁膜を介して形成したアルミを
主成分とするバ・ソドを形成し、パッド以外の領吠に保
１用の第２の絶縁膜を設け、バリア金属層を設け、メヴ
キ法などによりバンプを形成した後、エツチングにより
該バンプ下以外のバリア金属層の部分を除去するバンプ
付き半導体装置の形成方法において、前記第２の絶縁膜
上に放電現象を利用して形成する組成の異なる第３の絶
縁膜を設けた後、前記パッド上の第３の絶縁膜を選択的
に除去する工程を含むことｔ特徴とするバンプ形成方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59014627A JPS60160144A (ja) | 1984-01-30 | 1984-01-30 | バンプ形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59014627A JPS60160144A (ja) | 1984-01-30 | 1984-01-30 | バンプ形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160144A true JPS60160144A (ja) | 1985-08-21 |
Family
ID=11866433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59014627A Pending JPS60160144A (ja) | 1984-01-30 | 1984-01-30 | バンプ形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160144A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148281A (en) * | 1977-05-30 | 1978-12-23 | Hitachi Ltd | Semiconductor device |
-
1984
- 1984-01-30 JP JP59014627A patent/JPS60160144A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148281A (en) * | 1977-05-30 | 1978-12-23 | Hitachi Ltd | Semiconductor device |
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