JPS6016021A - コンプリメンタリロジツク回路 - Google Patents
コンプリメンタリロジツク回路Info
- Publication number
- JPS6016021A JPS6016021A JP58123499A JP12349983A JPS6016021A JP S6016021 A JPS6016021 A JP S6016021A JP 58123499 A JP58123499 A JP 58123499A JP 12349983 A JP12349983 A JP 12349983A JP S6016021 A JPS6016021 A JP S6016021A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- mis
- type
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、コンプリメンタリロジック回路に関し、特に
ＭＩＳ）ランジスタとバイポーラトランジスタもしくは
静電誘導トランジスタとの組合せによシ低消費電力であ
シながら高速動作を可能にした相補型論理回路に関する
。
ＭＩＳ）ランジスタとバイポーラトランジスタもしくは
静電誘導トランジスタとの組合せによシ低消費電力であ
シながら高速動作を可能にした相補型論理回路に関する
。
一般に、Ｃ−ＭＩＳ型ロジック回路は消費電力は極めて
少ないが負荷に対する駆動能力が低くかつ動作速度も比
較的遅い。これに対して、バイポーラトランジスタ等を
用いたバイポーラロジック回路は負荷に対する駆動能力
が高く高速動作が期待できるが消費電力が大きいという
欠点を有している０従って、もしこれら両者のロジック
回路の長Ｐ１ｒを併せ持つロジック回路が構成できれば
コンビーータその他のデジタルシステムの性能を大幅に
向上させることが可能となる。
少ないが負荷に対する駆動能力が低くかつ動作速度も比
較的遅い。これに対して、バイポーラトランジスタ等を
用いたバイポーラロジック回路は負荷に対する駆動能力
が高く高速動作が期待できるが消費電力が大きいという
欠点を有している０従って、もしこれら両者のロジック
回路の長Ｐ１ｒを併せ持つロジック回路が構成できれば
コンビーータその他のデジタルシステムの性能を大幅に
向上させることが可能となる。
第１図は、従来形のロジック回路の１例としてのＣ−Ｍ
ＩＳ型インバータ回路を示す。同図の回路は、ｐチャン
ネルＭＩＳ）ランジスタＱ、およ（ＪｎチャンネルＭ工
ＳトランジスタＱ２ によって構成される。入力信号Ｉ
Ｎは各トランジスタＱ。
ＩＳ型インバータ回路を示す。同図の回路は、ｐチャン
ネルＭＩＳ）ランジスタＱ、およ（ＪｎチャンネルＭ工
ＳトランジスタＱ２ によって構成される。入力信号Ｉ
Ｎは各トランジスタＱ。
およびＱ２ のゲートに印加され、出力信号ＯＵＴは共
通接続された各トランジスタのドレインから取シ出され
る。トランジスタＱ、のソースはｔｉＯ高電位側■＋に
接続され、トランジスタＱ２ のソースは電源の低電位
側■−に接続されている。
通接続された各トランジスタのドレインから取シ出され
る。トランジスタＱ、のソースはｔｉＯ高電位側■＋に
接続され、トランジスタＱ２ のソースは電源の低電位
側■−に接続されている。
第１図の回路においては、入力信号ＩＮが高レベルの場
合にｕｎチャンネルＭＩＳトランジスタＱ２ がオンと
なって出力信号ＯＵＴが低レベルとなる。逆に、入力信
号ＩＮが低レベルの場合はｐチャンネルＭ工Ｓトランジ
スタＱ１ がオンとなって出力信号ＯＵＴが高レベルに
なる。そして、第（３） １図の回路においては、入力信号ＩＮが高レベルの場合
にはｐチャンネルＭＩＳトランジスタＱ。
合にｕｎチャンネルＭＩＳトランジスタＱ２ がオンと
なって出力信号ＯＵＴが低レベルとなる。逆に、入力信
号ＩＮが低レベルの場合はｐチャンネルＭ工Ｓトランジ
スタＱ１ がオンとなって出力信号ＯＵＴが高レベルに
なる。そして、第（３） １図の回路においては、入力信号ＩＮが高レベルの場合
にはｐチャンネルＭＩＳトランジスタＱ。
がカットオフし、入力信号ＩＮが低レベルの時にｕｎチ
ャンネルＭＩＳ）う／ジスタＱ、がカットオフするため
、入力信号ＩＮが高レベルまたは低レベルに維持される
定常状態においてはほとんど電力を消費せず過渡状態に
おいてのみ電力を消費するから第１図の回路を用いるこ
とによシ極めて低電力のロジック回路を構成することが
可能であった０ しかしながら、前記従来形においては、各インバータの
トランジスタＱ＋、Ｑ２が共にラテラルＭＩＳ）ランジ
スタであるため、電流が半導体基板の表面を流れオン抵
抗がかなシ高くなって負荷容量ＣＬＫよって動作速度が
低下するという不都合があっに。まπ、ラテラルＭＩＳ
）ランジスタにおいてオン抵抗を低下させるためチャン
ネル幅を大きくすることも考えられたが、チャンネル幅
を大きくすると入力容量すなわちゲート容量が増大しそ
れほど動作速度を上昇させることができな（４） かっπ０ま茂、前記従来形の回路に′おいては、駆動能
力を上げるため各トランジスタのしきい値を小さくして
定常状態でオン側のトランジスタが充分飽和するように
されている。そのため、遷移状態において、オン−オン
状態の期間に電源Ｖ十から■−に抜けるむだなトランジ
ェント電流が大きくなシ回路の消費電力が大きくなると
いう不都合があった。
ャンネルＭＩＳ）う／ジスタＱ、がカットオフするため
、入力信号ＩＮが高レベルまたは低レベルに維持される
定常状態においてはほとんど電力を消費せず過渡状態に
おいてのみ電力を消費するから第１図の回路を用いるこ
とによシ極めて低電力のロジック回路を構成することが
可能であった０ しかしながら、前記従来形においては、各インバータの
トランジスタＱ＋、Ｑ２が共にラテラルＭＩＳ）ランジ
スタであるため、電流が半導体基板の表面を流れオン抵
抗がかなシ高くなって負荷容量ＣＬＫよって動作速度が
低下するという不都合があっに。まπ、ラテラルＭＩＳ
）ランジスタにおいてオン抵抗を低下させるためチャン
ネル幅を大きくすることも考えられたが、チャンネル幅
を大きくすると入力容量すなわちゲート容量が増大しそ
れほど動作速度を上昇させることができな（４） かっπ０ま茂、前記従来形の回路に′おいては、駆動能
力を上げるため各トランジスタのしきい値を小さくして
定常状態でオン側のトランジスタが充分飽和するように
されている。そのため、遷移状態において、オン−オン
状態の期間に電源Ｖ十から■−に抜けるむだなトランジ
ェント電流が大きくなシ回路の消費電力が大きくなると
いう不都合があった。
本発明の目的は、前述の従来形における問題点に力為ん
がみ、コンプリメンタリロジック回路においてｐ型およ
びｎ型のＭＩＳ）ランジスタを有する初段回路とｐｎｐ
型お↓びｎｐｎ ＮＩＬのバイポーラトランジスタもし
くは静電誘導トランジスタを有する出力回路とを用いて
相補屋回路を構成するとともに該出力回路をエミッタ（
ソース）接地型回路とするという構想にもとづき、極め
て低消費電力であシながら高速動作が可能な論理回路を
提供することにある。
がみ、コンプリメンタリロジック回路においてｐ型およ
びｎ型のＭＩＳ）ランジスタを有する初段回路とｐｎｐ
型お↓びｎｐｎ ＮＩＬのバイポーラトランジスタもし
くは静電誘導トランジスタを有する出力回路とを用いて
相補屋回路を構成するとともに該出力回路をエミッタ（
ソース）接地型回路とするという構想にもとづき、極め
て低消費電力であシながら高速動作が可能な論理回路を
提供することにある。
そしてこの目的は、本発明によれば、ｐ型のＭＩＳ）ラ
ンジヌ夛括型のＭＩＳ）ランジスタとを有する初段回路
およびｐｎｐ型のバイポーラトランジスタ（もしくはｐ
型の靜宵、ｎ導トランジスタ）とｎｐｎ型のバイポーラ
トランジスタ（もしくはｎ型の静電誘導トランジスタ）
とを有する出力回路を具備し、各ＭＩ Ｓ ）ランジス
タのゲートが互に接続されて入力信号を受け、該ｐ型お
よびｎ型のＭＩＳ）ランジスタのソースがそれぞれ対応
する該ｐｎｐ型およびｎｐｎ型のバイポーラトランジス
タ（ｐ型及びｒｌＭの靜電銹導トランジスタ）のベース
（ゲート）に接続され、各バイポーラトランジスタ（静
電誘導トランジスタ）のコレクタ（ドレイン）と各ＭＩ
Ｓ）ランジスタのドレインとを互に接続して出力とし、
かつ各バイポーラトランジスタ（靜電訪導トランジスタ
）のエミッタ（ソース）へ電源を供給することを特徴と
するコンプリメンタリロジック回路を提供することに１
って達成される。
ンジヌ夛括型のＭＩＳ）ランジスタとを有する初段回路
およびｐｎｐ型のバイポーラトランジスタ（もしくはｐ
型の靜宵、ｎ導トランジスタ）とｎｐｎ型のバイポーラ
トランジスタ（もしくはｎ型の静電誘導トランジスタ）
とを有する出力回路を具備し、各ＭＩ Ｓ ）ランジス
タのゲートが互に接続されて入力信号を受け、該ｐ型お
よびｎ型のＭＩＳ）ランジスタのソースがそれぞれ対応
する該ｐｎｐ型およびｎｐｎ型のバイポーラトランジス
タ（ｐ型及びｒｌＭの靜電銹導トランジスタ）のベース
（ゲート）に接続され、各バイポーラトランジスタ（静
電誘導トランジスタ）のコレクタ（ドレイン）と各ＭＩ
Ｓ）ランジスタのドレインとを互に接続して出力とし、
かつ各バイポーラトランジスタ（靜電訪導トランジスタ
）のエミッタ（ソース）へ電源を供給することを特徴と
するコンプリメンタリロジック回路を提供することに１
って達成される。
以下、図面にニジ本発明の詳細な説明する。
第２図に、本発明の】実施例に係わるコンプリメンタリ
ロジック回路の最も基本的なものとしてのインバータ回
路を示す。同図の回路は、ラテラル構造を有するｐ型Ｍ
ＩＳ）ランジスタＱ３ ラテラル構造を有するｎ型Δ／
ｌ１ＩＳ）ランジスタＱい例えばバーチカル構造を有す
るｐｎｐ型トランジスタＱ５ および例えばバーチカル
構造を有するｎｐｎ型トランジスタＱｇｅ具備する。ト
ランジスタＱ５お工びＱａ ｒｓそれぞれ例えばｐｎｐ
型バイポーラトランジスタおよびｎｐｎ型バイポーラト
ランジスタとされる。λ＝ｆＩＳ）ランジスタＱ３ の
ゲートとＭ Ｉ Ｓ ）ランジスタＱ４ のゲートは互
いに接続され入力信号ＩＮが印加される。ＭＩＳ）ラン
ジスタＱ、のソースはトランジスタＱ、のベースに接続
され、ＭＩＳ）ランジスタＱ４ のソースはトランジス
タＱ６ のベースに接続されている。ＭＩＳトランジス
タＱ、お↓びＱ４ のドレインおよびトランジスタＱ５
およびＱ６ のコレクタは共通接続（７） され出力信号ＯＵ Ｔが取り出され乙。また、トランジ
スタＱ５ およびＱ６ のエミッタはそれぞれ電源の高
電位側Ｖ＋お工び電源の低電位側■−に接続されている
。
ロジック回路の最も基本的なものとしてのインバータ回
路を示す。同図の回路は、ラテラル構造を有するｐ型Ｍ
ＩＳ）ランジスタＱ３ ラテラル構造を有するｎ型Δ／
ｌ１ＩＳ）ランジスタＱい例えばバーチカル構造を有す
るｐｎｐ型トランジスタＱ５ および例えばバーチカル
構造を有するｎｐｎ型トランジスタＱｇｅ具備する。ト
ランジスタＱ５お工びＱａ ｒｓそれぞれ例えばｐｎｐ
型バイポーラトランジスタおよびｎｐｎ型バイポーラト
ランジスタとされる。λ＝ｆＩＳ）ランジスタＱ３ の
ゲートとＭ Ｉ Ｓ ）ランジスタＱ４ のゲートは互
いに接続され入力信号ＩＮが印加される。ＭＩＳ）ラン
ジスタＱ、のソースはトランジスタＱ、のベースに接続
され、ＭＩＳ）ランジスタＱ４ のソースはトランジス
タＱ６ のベースに接続されている。ＭＩＳトランジス
タＱ、お↓びＱ４ のドレインおよびトランジスタＱ５
およびＱ６ のコレクタは共通接続（７） され出力信号ＯＵ Ｔが取り出され乙。また、トランジ
スタＱ５ およびＱ６ のエミッタはそれぞれ電源の高
電位側Ｖ＋お工び電源の低電位側■−に接続されている
。
第２図の回路においては、入力信号ＩＮが高レベルの時
にはｎ型Ｍ工ＳトランジスタＱ４ がオンとなりｎｐｎ
トランジスタＱ６ のベースを高レベルに引上げる。こ
れにより、該トランジスタＱ６もオンとなり出力信号Ｏ
ＵＴが低レベルとなる。
にはｎ型Ｍ工ＳトランジスタＱ４ がオンとなりｎｐｎ
トランジスタＱ６ のベースを高レベルに引上げる。こ
れにより、該トランジスタＱ６もオンとなり出力信号Ｏ
ＵＴが低レベルとなる。
この時、ｐ型Ｍ工ＳトランジスタＱ、お工びｐｎｐトラ
ンジスタＱ５ け共にカットオフ状態とな−ている。逆
に、入力信号ＩＮが低レベルの時は、ｐ型ＭＩＳ）ラン
ジスタＱ３ がオンとなりｐｎｐ型トランジスタＱ、の
ベース電圧を引下げるから該トランジスタＱ５ もオン
となり、出力信号ＯＵＴが高レベルになる。この場合Ｖ
ｉｎ型ＭＩＳ）ランジスタＱ４ お↓びｎｐｎ型トラン
ジスタＱ６ は共にカットオフしている。
ンジスタＱ５ け共にカットオフ状態とな−ている。逆
に、入力信号ＩＮが低レベルの時は、ｐ型ＭＩＳ）ラン
ジスタＱ３ がオンとなりｐｎｐ型トランジスタＱ、の
ベース電圧を引下げるから該トランジスタＱ５ もオン
となり、出力信号ＯＵＴが高レベルになる。この場合Ｖ
ｉｎ型ＭＩＳ）ランジスタＱ４ お↓びｎｐｎ型トラン
ジスタＱ６ は共にカットオフしている。
上述の説明で明らかなように、第２図の回路はインバー
タとして動作するが、入力信号ＩＮが高（８） レベルｃ／′）場合にハトランジスタＱ３ およびＱ５
が共にカットオンし、入力信号ＩＮが低レベルの場合に
はトランジスタＱ４ お工びＱ６ が共にカットオフす
る〃）ら、定常状態Ｖｒ−督いてはほとんど電力を消費
しない。また、トランジスタＱ、およびＱａ ｔａ共に
バイポーラトランジスタであり、バーチカルトランジス
タとすることも可能であるためオン抵抗をかなり低くす
ることが可能になり、負荷容蓋の影響をあまシ受けず高
速動作を行なうことができる。−ｔ７ｃ、トランジスタ
Ｑａ トＱ３ ／ Ｑ、６とＱ４は同期してオン状態に
なシ、トランジスタＱ３ ／ Ｑ４ のオン時の低抵抗
によりトランジスタＱ ５ ／ Ｑ ａのコレクターベ
ース間がシャントされる〃為ら、特にトランジスタＱｓ
／Ｑ６がバイポーラトランジスタの場合に問題となると
思われるオン状態における過飽和現象が著しるしく緩和
され、高速動作をさらに促すことになる。
タとして動作するが、入力信号ＩＮが高（８） レベルｃ／′）場合にハトランジスタＱ３ およびＱ５
が共にカットオンし、入力信号ＩＮが低レベルの場合に
はトランジスタＱ４ お工びＱ６ が共にカットオフす
る〃）ら、定常状態Ｖｒ−督いてはほとんど電力を消費
しない。また、トランジスタＱ、およびＱａ ｔａ共に
バイポーラトランジスタであり、バーチカルトランジス
タとすることも可能であるためオン抵抗をかなり低くす
ることが可能になり、負荷容蓋の影響をあまシ受けず高
速動作を行なうことができる。−ｔ７ｃ、トランジスタ
Ｑａ トＱ３ ／ Ｑ、６とＱ４は同期してオン状態に
なシ、トランジスタＱ３ ／ Ｑ４ のオン時の低抵抗
によりトランジスタＱ ５ ／ Ｑ ａのコレクターベ
ース間がシャントされる〃為ら、特にトランジスタＱｓ
／Ｑ６がバイポーラトランジスタの場合に問題となると
思われるオン状態における過飽和現象が著しるしく緩和
され、高速動作をさらに促すことになる。
なお、第２図の回路に２いて、出力段のトランジスタＱ
５ お工びＱ６ のベースお↓びエミッタ間に抵抗Ｒを
挿入することによシこれらの各トランジスタのターンオ
フ時間をより速くすることが可能になり、ロジック回路
の動作速度をエリ高めることができる。
５ お工びＱ６ のベースお↓びエミッタ間に抵抗Ｒを
挿入することによシこれらの各トランジスタのターンオ
フ時間をより速くすることが可能になり、ロジック回路
の動作速度をエリ高めることができる。
また、第２圀の回路においては、各ＭＩ Ｓ ）ランジ
スタＱ、およびＱ４ の負荷がトランジスタＱ５ お裏
びＱ６ のみとなってきわめて軽くなるから、これらの
各ＭＩＳ）ランジスタの駆動能力を大きくする必要がな
い。そのため各ＭＩＳトランジスタのしきい値電圧を低
くしてオン−オン状態を大きくとる必要がなく、トラン
ジェント時に電源Ｖ＋からＶ−に抜けるむだな電流を少
なくすることが可能になり回路の消費電力をきわめて少
なくすることができるうなお、一般にＭＩ Ｓ −ＦＥ
Ｔにおいては、ソースと基板間の電位差を大きくするに
従いゲートしきい値電圧が大きく上昇する現象すなわち
基板効果がある。
スタＱ、およびＱ４ の負荷がトランジスタＱ５ お裏
びＱ６ のみとなってきわめて軽くなるから、これらの
各ＭＩＳ）ランジスタの駆動能力を大きくする必要がな
い。そのため各ＭＩＳトランジスタのしきい値電圧を低
くしてオン−オン状態を大きくとる必要がなく、トラン
ジェント時に電源Ｖ＋からＶ−に抜けるむだな電流を少
なくすることが可能になり回路の消費電力をきわめて少
なくすることができるうなお、一般にＭＩ Ｓ −ＦＥ
Ｔにおいては、ソースと基板間の電位差を大きくするに
従いゲートしきい値電圧が大きく上昇する現象すなわち
基板効果がある。
第２図の回路においては、ｎチャンネルＭＩＳトランジ
スタＱ、の基板が電源の低電位側Ｖ−に接続され、該ト
ランジスタＱ４Ｖ）ソースＹ’ｌ ｎ ｐ ｎトランジ
ェント時 のベース・エミッタ間を介して該電源Ｖ−Ｖ
ｒ−接続されているため該ソースと基板間の電圧が従来
形のＣ−Ｍ Ｉ Ｓ回路に比して太きぐなっている。ｐ
チャンネルＭＩＳ）ランジスタＱ３ についても同様に
ソースと基板間の電圧が大きくなっている。そのため、
従来形のＣ−ＭＩＳ回路と本発明による回路とが同一チ
ップ上に混在するような場合には、基板効果によるｖｔ
ｈシフトが起きるが、本発明に係る回路の構成ではバー
チカルトランジスタのバッファ効果により、はとんど問
題とはならない。また、従来形のＣ−ＭＩＳ回路でも多
大力Ｎ Ａ Ｎ Ｄ ゲート等ではトランジスタを積み
重ねるためｖｔｈ シフトが生じ、入力端子によって動
作速度の違いが生じてしまうが、本発明に係る回路では
多入力ゲートを構成しても同様の効果に工すほとんど問
題にならないという利点がある。
スタＱ、の基板が電源の低電位側Ｖ−に接続され、該ト
ランジスタＱ４Ｖ）ソースＹ’ｌ ｎ ｐ ｎトランジ
ェント時 のベース・エミッタ間を介して該電源Ｖ−Ｖ
ｒ−接続されているため該ソースと基板間の電圧が従来
形のＣ−Ｍ Ｉ Ｓ回路に比して太きぐなっている。ｐ
チャンネルＭＩＳ）ランジスタＱ３ についても同様に
ソースと基板間の電圧が大きくなっている。そのため、
従来形のＣ−ＭＩＳ回路と本発明による回路とが同一チ
ップ上に混在するような場合には、基板効果によるｖｔ
ｈシフトが起きるが、本発明に係る回路の構成ではバー
チカルトランジスタのバッファ効果により、はとんど問
題とはならない。また、従来形のＣ−ＭＩＳ回路でも多
大力Ｎ Ａ Ｎ Ｄ ゲート等ではトランジスタを積み
重ねるためｖｔｈ シフトが生じ、入力端子によって動
作速度の違いが生じてしまうが、本発明に係る回路では
多入力ゲートを構成しても同様の効果に工すほとんど問
題にならないという利点がある。
第２図の回路における各トランジスタＱ５．Ｑ。
としては例えば第３図に示す工うな種々のものが使用で
きる。第３図（ａ） 、 （ｂ）は、各トランジスタと
してバイポーラトランジスタを用いπものであシ、（１
１） 第３図（ｃ） ｓ （ｄ）は各トランジスタとしてＢＩ
Ｔ（５ｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎ＋５
１ｓｔｏｒ ：静電誘導形トランジスタ）を用い７ｃも
のを示している。なお、５ＩＴｔｌノーマリ・オフ型の
素子として設計する必要がある。
きる。第３図（ａ） 、 （ｂ）は、各トランジスタと
してバイポーラトランジスタを用いπものであシ、（１
１） 第３図（ｃ） ｓ （ｄ）は各トランジスタとしてＢＩ
Ｔ（５ｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎ＋５
１ｓｔｏｒ ：静電誘導形トランジスタ）を用い７ｃも
のを示している。なお、５ＩＴｔｌノーマリ・オフ型の
素子として設計する必要がある。
もし、ノーマリ・オン型のＳＩＴを採用するときには！
！２図における前段の各ＭＩＳ）ランジスタのソースを
、抵抗Ｒを介してニジ高い電源の高電位側まにはニジ低
い電源の低電位側に接続してやればよい。
！２図における前段の各ＭＩＳ）ランジスタのソースを
、抵抗Ｒを介してニジ高い電源の高電位側まにはニジ低
い電源の低電位側に接続してやればよい。
第４図は、本発明の他の実施例としてのＮＡＮＤゲート
回路を示す。同図の回路は、互いに並列接続された２個
のｐチャンネルＭＩＳ）ランジスタＱ７ およびＱ８、
互いに直列接続されたｎチャンネＭＩＳ）ランジスタＱ
、おＬびＱ、ｏ、そして、例えばｐｎｐ型のトランジス
タＱ１１ お↓び例えばｎｐｎ型のトランジスタＱｌ１
１を具備する。トラ。
回路を示す。同図の回路は、互いに並列接続された２個
のｐチャンネルＭＩＳ）ランジスタＱ７ およびＱ８、
互いに直列接続されたｎチャンネＭＩＳ）ランジスタＱ
、おＬびＱ、ｏ、そして、例えばｐｎｐ型のトランジス
タＱ１１ お↓び例えばｎｐｎ型のトランジスタＱｌ１
１を具備する。トラ。
ジスタＱ７ およびＱ８ のドレインはトランジスタＱ
ｏお↓びＱ１０のコレクタ（ドレイン）およびトラン−
）ＸりＱ９ のドレインと接続されている。１（１２） つの入力信号ＩＮ、 はトランジスタＱ、のゲートおよ
びトランジスタＱ＋ｏのゲートに印加され、他の入力Ｉ
Ｎ２ けトランジスタＱ８ り）ゲートおよびトランジ
スタＱ、のゲートに印加される。トランジスタＱ１□お
よびＱ＋ｚのエミッタ（ソース）はそれぞれ電源の高電
位側Ｖ＋および電源の低電位側Ｖ−に接続されている。
ｏお↓びＱ１０のコレクタ（ドレイン）およびトラン−
）ＸりＱ９ のドレインと接続されている。１（１２） つの入力信号ＩＮ、 はトランジスタＱ、のゲートおよ
びトランジスタＱ＋ｏのゲートに印加され、他の入力Ｉ
Ｎ２ けトランジスタＱ８ り）ゲートおよびトランジ
スタＱ、のゲートに印加される。トランジスタＱ１□お
よびＱ＋ｚのエミッタ（ソース）はそれぞれ電源の高電
位側Ｖ＋および電源の低電位側Ｖ−に接続されている。
第４図の回路においては、入力信号ＩＮ、お工びＩＮ、
が共に高レベルの場合にはｎチャンネルＭＩＳ）ランジ
スタＱ、お工びＱ、。がオンとなシ従ってトランジスタ
Ｑ１□がオンとなるから出力信号ＯＵＴが低レベルにな
る。これに対して、入力信号ＩＮ１またはＩＮ、のうち
少なくとも１つが低レベルである場合はトランジスタＱ
７ お↓びＱ８のいずれかがオンとなりトランジスタＱ
１□のベース電圧を引下げる。それと同時にＱｓ ＋
Ｑｌｏ のいずれかがオフとなる。従って該トランジス
タＱ１□がオンとな！ＤＱ、２はオフとなって出力信号
ＯＵＴが高レベルとなる。従って、第４図の回路は ゛
ＮＡＮＤゲートとして動作する。
が共に高レベルの場合にはｎチャンネルＭＩＳ）ランジ
スタＱ、お工びＱ、。がオンとなシ従ってトランジスタ
Ｑ１□がオンとなるから出力信号ＯＵＴが低レベルにな
る。これに対して、入力信号ＩＮ１またはＩＮ、のうち
少なくとも１つが低レベルである場合はトランジスタＱ
７ お↓びＱ８のいずれかがオンとなりトランジスタＱ
１□のベース電圧を引下げる。それと同時にＱｓ ＋
Ｑｌｏ のいずれかがオフとなる。従って該トランジス
タＱ１□がオンとな！ＤＱ、２はオフとなって出力信号
ＯＵＴが高レベルとなる。従って、第４図の回路は ゛
ＮＡＮＤゲートとして動作する。
（１３）
ｍ５図は、本発明のさらに他の実施例としてのＮＯＲゲ
ート回路を示す。同図の回路は、互いに直列接続され７
ＣＰチャネルＭＩＳ）ランジスタＱ＋ｓおよびＱ、４、
互いに並列接続されたｎチャンネルＭＩＳ）ランジスタ
ＱｓｓおＬびＱ１６、そしてｐｎｐ型お工びｎｐｎ型の
トランジスタＱ＋ｙお工びＱ＋ｓを具備する。この回路
の評細な構造および動作は第４図の回路に関して上述し
にところから容易に類推できるのでその説明を省略する
。
ート回路を示す。同図の回路は、互いに直列接続され７
ＣＰチャネルＭＩＳ）ランジスタＱ＋ｓおよびＱ、４、
互いに並列接続されたｎチャンネルＭＩＳ）ランジスタ
ＱｓｓおＬびＱ１６、そしてｐｎｐ型お工びｎｐｎ型の
トランジスタＱ＋ｙお工びＱ＋ｓを具備する。この回路
の評細な構造および動作は第４図の回路に関して上述し
にところから容易に類推できるのでその説明を省略する
。
このように、本発明に工れば、例えばｐ型のラテラルＭ
ＩＳ）ランジスタとｎ型のラテラルＭＩＳトランジスタ
とにＬる初段回路お↓びｐｎｐ型のバイポーラトランジ
スタとｎｐｎ型σ）バイポーラトランジスタとによる出
力回路を用いてコンプリメンタリロジック回路を構成し
たから、定常状態においてはｔｌとんど電流を消費せず
極めて低電力の論理回路が構成できる。まに、出力後に
バーチカルトランジスタを用いることにニジ負荷容量の
影響によって動作速度が低下することなく、極めて高、
Ａ （１，４） 連関のロジック回路を実現することができる。この高速
性は、前段のラテラルＭＩＳトランジスタの負荷が後段
のバーチカルトランジスタのベース（ゲート）のみとな
シラチラルＭＩＳ）ランジスタの負荷が軽くなることか
らさらに顕著になる。
ＩＳ）ランジスタとｎ型のラテラルＭＩＳトランジスタ
とにＬる初段回路お↓びｐｎｐ型のバイポーラトランジ
スタとｎｐｎ型σ）バイポーラトランジスタとによる出
力回路を用いてコンプリメンタリロジック回路を構成し
たから、定常状態においてはｔｌとんど電流を消費せず
極めて低電力の論理回路が構成できる。まに、出力後に
バーチカルトランジスタを用いることにニジ負荷容量の
影響によって動作速度が低下することなく、極めて高、
Ａ （１，４） 連関のロジック回路を実現することができる。この高速
性は、前段のラテラルＭＩＳトランジスタの負荷が後段
のバーチカルトランジスタのベース（ゲート）のみとな
シラチラルＭＩＳ）ランジスタの負荷が軽くなることか
らさらに顕著になる。
以上、要するに本発明によれば、Ｃ−ＭＩＳ回路と同等
の低消費電力であシながら高速度、高駆動能力を有する
論理回路が提供される。
の低消費電力であシながら高速度、高駆動能力を有する
論理回路が提供される。
第１図は従来形のロジック回路の１例としてのＣ−ＭＩ
Ｓ型インバータ回路を示す電気回路図、第２図は本発明
の１実施例に係わるロジック回路を示す電気回路図、第
３図は第２図の回路において用いられる各トランジスタ
の種類を示す電気回路図、そして第４図および第５図は
それぞれ本発明の他の実施例を示す電気回路図である。 Ｑｌｗ Ｑ２＋ Ｑｙ＋ Ｑｓ＋ Ｑ１３１ Ｑ１０
： ＰチャンネルＭＩＳ）ランジスタ、 Ｑ！、Ｑ４ ｌＱ９１ ＱＩＯＩ Ｑ１５１ Ｑｌｓ
： ｎチーｒ ｙネルＭＩＳ）ランジスタ、 （１５） Ｑｓ ＋ Ｑｏｔ Ｑ１７ ： ｐ ｎ ｐＷ ） ５
ン）ｘｉ、Ｑ６＋ Ｑｓｘ＋ ＱＣｓ ： ｎ ｐ
ｎ型トランジスタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 宵 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 （１６） 第２図 第３図 （ａ） （ｃ） （ｂ） （ｄ） ■ ■ 第５図 冑プＤζ１
Ｓ型インバータ回路を示す電気回路図、第２図は本発明
の１実施例に係わるロジック回路を示す電気回路図、第
３図は第２図の回路において用いられる各トランジスタ
の種類を示す電気回路図、そして第４図および第５図は
それぞれ本発明の他の実施例を示す電気回路図である。 Ｑｌｗ Ｑ２＋ Ｑｙ＋ Ｑｓ＋ Ｑ１３１ Ｑ１０
： ＰチャンネルＭＩＳ）ランジスタ、 Ｑ！、Ｑ４ ｌＱ９１ ＱＩＯＩ Ｑ１５１ Ｑｌｓ
： ｎチーｒ ｙネルＭＩＳ）ランジスタ、 （１５） Ｑｓ ＋ Ｑｏｔ Ｑ１７ ： ｐ ｎ ｐＷ ） ５
ン）ｘｉ、Ｑ６＋ Ｑｓｘ＋ ＱＣｓ ： ｎ ｐ
ｎ型トランジスタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 宵 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 （１６） 第２図 第３図 （ａ） （ｃ） （ｂ） （ｄ） ■ ■ 第５図 冑プＤζ１
Claims (1)
- 【特許請求の範囲】 １、ｐ型のＭＩＳ）ランジスタとｎ型のＭＩＳ）ランジ
スタとを有子る初段回路およびｐｎｐ Ｗのバイポーラ
トランジスタ（もしくはｐ型の静電誘導トランジスタ）
とｎｐＨ型のバイポーラトランジスタ（もしくはｎ型の
静電誘導トランジスタ）とを有する出力回路を具備し、
各ＭＩＳ）ランジスタのゲートが互に接続されて入力信
号を受け、該９厘お工びｎ型のＭＩＤ）ランジスタのソ
ースがそれぞれ対応する該ｐｎｐ型およびｎｐｎ型のバ
イポーラトランジスタ（ｐｍ及びｎＷの静電誘導トラン
ジスタ）のベースＣゲート）に接続され、各バイポーラ
トランジスタ（静電誘導トランジスタ）のコレクタ（ド
レイン）と各ＭＩＳ）ランジスタのドレインとを互に接
続して出力とし、かつ各バイポーラトランジスタ（静電
誘導トランジスタ）のエミッタ（ソース）へ電源を供給
することを特徴とするコンプリメンタリロジック回路。 ２、前記バイポーラトランジスタもしくは静電誘導トラ
ンジスタをバーチカル型のトランジスタとしたことを特
徴とする特許請求の範囲第１項記載のコンプリメンタリ
ロジック回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123499A JPS6016021A (ja) | 1983-07-08 | 1983-07-08 | コンプリメンタリロジツク回路 |
| KR8403888A KR890004212B1 (en) | 1983-07-08 | 1984-07-05 | Complementary logic circuit |
| EP84401438A EP0134731B1 (en) | 1983-07-08 | 1984-07-06 | Complementary logic integrated circuit |
| DE8484401438T DE3474623D1 (en) | 1983-07-08 | 1984-07-06 | Complementary logic integrated circuit |
| US07/053,568 US4816705A (en) | 1983-07-08 | 1987-05-21 | Bi-CMOS logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123499A JPS6016021A (ja) | 1983-07-08 | 1983-07-08 | コンプリメンタリロジツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6016021A true JPS6016021A (ja) | 1985-01-26 |
Family
ID=14862129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58123499A Pending JPS6016021A (ja) | 1983-07-08 | 1983-07-08 | コンプリメンタリロジツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016021A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64815A (en) * | 1987-03-16 | 1989-01-05 | Internatl Business Mach Corp <Ibm> | Bifet logic circuit |
| US6356119B2 (en) | 1992-04-14 | 2002-03-12 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6404239B1 (en) | 1992-04-14 | 2002-06-11 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55107307A (en) * | 1979-02-08 | 1980-08-18 | Pioneer Electronic Corp | Transistor circuit |
| JPS5811102A (ja) * | 1981-07-11 | 1983-01-21 | 株式会社名南製作所 | 合板の製造方法 |
-
1983
- 1983-07-08 JP JP58123499A patent/JPS6016021A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55107307A (en) * | 1979-02-08 | 1980-08-18 | Pioneer Electronic Corp | Transistor circuit |
| JPS5811102A (ja) * | 1981-07-11 | 1983-01-21 | 株式会社名南製作所 | 合板の製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64815A (en) * | 1987-03-16 | 1989-01-05 | Internatl Business Mach Corp <Ibm> | Bifet logic circuit |
| US6356119B2 (en) | 1992-04-14 | 2002-03-12 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6404239B1 (en) | 1992-04-14 | 2002-06-11 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6504402B2 (en) | 1992-04-14 | 2003-01-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6696865B2 (en) | 1992-04-14 | 2004-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6970019B2 (en) | 1992-04-14 | 2005-11-29 | Masashi Horiguchi | Semiconductor integrated circuit device having power reduction mechanism |
| US7312640B2 (en) | 1992-04-14 | 2007-12-25 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
| US7750668B2 (en) | 1992-04-14 | 2010-07-06 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4808850A (en) | Composite circuit of bipolar transistors and field effect transistors | |
| US5089722A (en) | High speed output buffer circuit with overlap current control | |
| KR900008802B1 (ko) | Bimos 논리회로 | |
| US4514649A (en) | High-entrance high-speed logic operator which has a complex digital function and utilizes at least one quasi-normally off MESFET | |
| JPS63299513A (ja) | 出力回路 | |
| EP0172350B1 (en) | Complementary bi-mis gate circuit | |
| JPS63240126A (ja) | ＢｉＭＯＳ論理回路 | |
| JPS6016021A (ja) | コンプリメンタリロジツク回路 | |
| EP0055341A2 (en) | Current controlled gate | |
| US5945848A (en) | Effectively differential, multiple input OR/NOR gate architecture | |
| JPS598431A (ja) | バツフア回路 | |
| US4601049A (en) | Integrable semiconductor circuit for a frequency divider | |
| JP3120492B2 (ja) | 半導体集積回路 | |
| US4868904A (en) | Complementary noise-immune logic | |
| US4870305A (en) | Circuit for performing the EXCLUSIVE-OR function | |
| US4900954A (en) | Mixed CML/ECL macro circuitry | |
| WO1985001165A1 (en) | High speed bipolar logic circuit | |
| JP2981279B2 (ja) | 入出力回路 | |
| JPS619015A (ja) | 相補形ゲ−ト回路 | |
| JPS6016022A (ja) | コンプリメンタリロジツク回路 | |
| US5051621A (en) | Area-efficient low-power bipolar current-mode logic | |
| JP2953005B2 (ja) | Ｂｉ―ＣＭＯＳ回路 | |
| JPH0431205B2 (ja) | ||
| JPS61174814A (ja) | Ｅｃｌ出力回路 | |
| JP2976693B2 (ja) | Ｃｍｏｓ型半導体集積回路 |