JPS6016107B2 - 自己保護型半導体制御整流装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体制御整流装置に係り、特に、高温動作時
の洩れ電流過大あるいはｄｖ／ｄｔ過大によっておこる
誤動作による素子破壊を未然に防止する自己保護機構を
具備した半導体制御整流装置に関する。

電力用サィリス外こは、電圧阻止能力及び電流通電容量
の二つの主要性能のほか、ｄｖ／ｄｔ耐量、ｄｉ／ｄ姉
耐量及び高温時の非点弧性能が出来るだけ高いことが要
求される。

ｄｖ／ｄｔ耐量に対しては、一方のェミッタ接合をとこ
ろどころ短絡した云わゆる短絡ェミッタ構造が広く用い
られている。

阻止状態において、ｄｖ／ｄｔの高い電圧が素子のァノ
ード・カソード間に印加されたとき発生する変位電流を
短絡部分にバイパスすることによってェミツタ接合から
のキャリアの注入を抑さえ、ｄｖ／ｄｔによるターンオ
ンを未然に防止する。また、ｄｉ／ｄ姉肘量に対しては
、ゲート・ェミツタの対向長を長くして、ゲート・トリ
ガ時の初期ターンオン領域を広くする工夫がなされてい
る。

この場合入力として必要がゲート信号が過大になるので
、補助サィリスタ部を設け、これを入力信号ターンオン
し、そこに流れる負荷電流を主サィリスタのトリガ信号
として用いる云わゆる増幅ゲート方式が一般に採用され
ている。高温になるとターンオンしやすくなるというサ
ィリスタの性質（最４・ゲート点孤電流が高温時に激減
する性質）のためにおこるノイズによる誤動作を防ぐこ
とも肝要である。

これに対しては、前述した、補助サィリスタ部の構造の
最適化により高温時のゲート非点弧電流があまり小さく
ならないよう設計されている。第１図はかかる従来技術
の電力用サィリスタの構造を示す。

隣接相互で導電型が異なる第１導電型ェミツタ層ｐＥ、
第２導電型ベース層ｎＢ、第１導電型ベース層ｐＢおよ
び第２導電型ェミツタ層ｎＥの４層が３個の接合Ｊ，〜
Ｊ３を形成して２つの主電極則ち、アノード２、及びカ
ソード３間の半導体基板１中に積層されている。中央部
の比較的大面積のｐｎｐｎ部分が主サィリスタ部である
。ｎＥ層をところどころ貫通するｐＢ層部分６とカソー
ド電極３によってｎ８接合Ｊ３が短絡されている。主サ
ィリスタ部の周囲にはリング状の補助ゲート電極５が配
され、リング状の補助ｎＥ層７の比較的小面積の補助サ
ィリスタ部に接続されている。この補助サィリスタ部は
リング状補助ｎ８層７の中央部分のｐ８層にオーミック
コンタクトされたゲート電極４から入力されたゲート信
号によって補助サィリスタ部が最初にターンオンする。
その負荷電流がリング状の補助ゲート電極５に案内され
て主サィリスタ部のゲート電流として作用する。かかる
従来の電力用サィリスタには以下に述べるように素子が
破壊に至る致命的な欠点が解決されずにいた。

それは、ｄｖ／ｄｔトリガによる破壊の問題である。ｄ
ｖ／ｄｔ耐量を高くするため、前述の如く短絡ェミッタ
の短絡密度を高くする方法が採られるが、過度の短絡は
素子の導通浄性を損う（例えばオン領域の拡がりが悪く
なる）。したがって、素子のｄｖ／ｄｔ耐量の向上には
限度がある。通常の電力用サィリスタではこの最大値は
１５００〜２５０小／仏ｓ程度である。従来素子のア／
ード２・カソード３間にこの許容限以上の高いｄｖ／ｄ
ｔが印加されるとｄｖ／ｄｔトリガをおこし、その場合
、必ずと云ってよい程、素子は破壊する。

第１図のＡ，Ｂ，Ｃ点は破壊部分を示す。いずれも、主
サィリスタ部内部にある。高いｄｖ／ｄｔで発生する変
位電流によってｎ８接合Ｊ３が順バイアスされ、ｄｖ／
ｄｔ的に最もトリガしやすい部分で最初のターンオンが
おこる。主サィリスタ都内部（Ａ点）でこの現象がおこ
ると、オン領域の伝播はそのＡ点付近のみから開始する
ので、初期導通領域は非常に狭く、Ａ点に電流は集中し
て熱破壊に至るものと考えられる。また、Ｂ，Ｃ点での
破壊は、補助ゲート電極５に集められた変位電流による
ｄｖ／ｄｔトリガである。対向長の長い補助ゲート電極
５に対向する主サイリスタ部の周辺で一様なターンオン
を開始させるには、その最小ゲート点孤電流（ＩＧＴ）
の数倍〜１０倍（１０〜５血）以上の制御電流が必要で
あるが、ｄｖ／ｄｔで発生する電流は高々ＩＧＴ程度で
あり、最も点弧しやすい部分で局所的な最初のターンオ
ンがおこり、そこに電流が集中したためにおこった破壊
である。このような破壊を防止するための方策として、
補助サィリスタ部のｄｖ／ｄｔ耐量を他の部分より低く
する方法が提案されている。

許容値以上のｄｖ／ｄｔが印加されると、初めに、その
補助サィリスタ部がトリガし、そこに流れた電流が補助
ゲート電極５を通って主サィリスタ部をターンオンする
。

このようにすれば、最初のｄｖ／ｄｔトリガ部分に電流
集中することがなく、万一許容値以上のｄｖ／ｄｔが素
子に印加されても、直ちに素子破壊をおこすことはない
。しかしながら、かかる従来の提案された方法では、ゲ
ート信号に対して点弧感度が過大になり、高温における
小さなノイズ信号で誤動作するという欠点がある。すな
わち、ゲート信号が入るゲート電極４に隣接して設けら
れた補助サィＩＪスタ部は元来、ゲート信号でもトリガ
される部分である。前述した如く、したがってこの補助
サイリスタ部は、高温においてＩＧＴが小さ過ぎないよ
う、適度の非点弧特性を有している必要がある。しかる
に、素子の内部でｄｖ／ｄｔ耐量の最も低い領域をこの
補助サィリスタ部に選んだ場合、上記非点弧特性を損う
ことになり、その結果、高温時の謀点弧がおこりやすく
なる。このような欠点のため、従釆、上記提案の自己保
護方式は実用化されていない。本発明の目的は、ｄｖ／
ｄｔトリガする部分を具備し、素子に許容値以上のｄｖ
／ｄｔが印加された場合でも、素子破壊を未然に防止す
る自己保護機構を内蔵させた高信頼の半導体制御整流装
置を提供するにある。

本発明の特徴とするところは、素子に許容値以上のｄｖ
／ｄｔが印加されたときの素子破壊を防止するため、制
御ゲート電極に隣接した補助サィリスタ部で最初のｄｖ
／ｄｔトリガをおこさせるという従来提案ではゲート非
点弧特性が損なわれるという欠点を見出し、これを解消
する手段として、ｄｖ／ｄｔで最もトリガしやすい第２
の補助サィリスタ部を上記補助サィリスタ部に並設した
ことにある。

第２図は本発明の一実施例を示す。

第１図と同じ符号は同じ部分を示す。

リング状の補助ゲート電極５が設けられ、その内側に主
サィリスタ部がある。

また、ゲート信号が導入されるゲート・リード１０が取
り付けられたゲート電極４を囲んでリング状の第２導電
型の第１の補助ェミッタ層であるｎＥ層７を有する第１
の補助サィリスタ部がある。そのｎＥ層７は補助ゲート
電極５に電気的接続されている。円板状のｎＥ層８は第
２導電型の第２の補助ェミッタ層でｐ８層、ｎＢ層、ｐ
Ｂ層と共に第２の補助サィリスタ部を構成し、補助ゲー
ト電極５に接続されている。かかる第２の補助ェミッタ
層８が、第１の補助ェミッタ層ｎＥ７と分離された配列
でアノード２と補助ゲート電極５間に第２の補助サィリ
スタ部が並設された構造が本発明の特徴とするところで
ある。

主な部分を拡大して示した第３図を用いて、この動作を
以下に述べる。

ゲート信号によるターンオンはゲート・リード１０から
の信号で矢印１１なるゲート電極が流れ、これによって
第１の補助ェミッタｎＥ層７部分が初めにターンオンす
る。

素子に高いｄｖ／ｄｔが印加された場合の初期ターンオ
ンは各サィリスタ部を通じて最も低いｄｖ／ｄｔ耐量を
与える円板状のｎＥ層を有する第２の補助ェミッタ層８
部分でおこるよう以下のように設計される。この部分の
ｄｖ／ｄｔ耐量は近似的に次式の形で表わせる。（ｄＶ
／ｄｔ）ｍａＸ＝学・Ｒ；７ ・・・・・・・・・【
１１ここで、Ｃは単位接合面積当りの接合キャパシタン
ス、Ｖｏはェミツタ接合のビルト・ィン電圧、ｐｓはｐ
Ｂ層のシート抵抗、及びＲ，は円板状補助ェミツタ層８
の半径である。○｝式で与えられる（ｄｖ／ｄｔ）ｍａ
ｘ以上の立ち上りの早い電圧が素子に印加されると変位
電流１２が流れてこの部分が初めにターンオンし、負荷
電流１３が通電する。

この電流は第３図の矢印の向きに流れ、主サィリスタ部
のゲート電流として作用し、引きつづき主サィリスタ部
でターンオンが起る。‘１ー式で示す如く、第２の補助
サィリスタ部のｄｖ／ｄｔ耐量は、円板状補助ェミッタ
層８の半径Ｒ，によって自在に調整でき、素子の他の部
分、即ち、第１の補助サィリスタ部及び主サィリスタ部
のいずれの部分よりも、そのｄｖ／ｄｔ耐量を低く設定
することができる。

この場合、第２の補助サイリスタ部の幾何学的な形状は
ゲート点弧電流などの他の特性に影響しないので、その
設定の自由度は大きく、前述した従釆の問題は完全に解
決できる。また、本実施例では第２の補助ェミッタ層８
の形状が円板状になっている。

かかる形状ではｄｖ／ｄｔトリガ時のスイッチングパワ
ーが最も高い。それは、変位電流によって円板の中心部
分の比較的広いェミッタ接合がＶ。以上にビルト・アッ
プされるためである。必ずしも円板状に限定する必要は
なく方形あるいは多角形でもよい。しかし、中央部のェ
ミッタ層が欠除されたドーナツ形状（第１補助ェミッタ
層７のような形状）や、矩形の周囲のすべてが短絡され
ないものに較べて初期点弧領域が広くなるので破壊耐量
は高い。以上述べたように本発明によれば、ｄｖ／ｄｔ
の立ち上りの早い電圧を印加した場合でも、ｄｖ／ｄｔ
トリガをおこしてターンオンはするが、素子の破壊はお
こらない。第４図〜第６図は本発明の特徴となる第２補
助サィリスタ部の占める面積を極力小さくした改良され
た他の実施例を示している。

第４図では、第２の補助ェミッタ層８の厚さを他の部分
のヱミッタ層ｎＥ７より厚くした場合であり、又、第５
図では、第２の補助ヱミッタ層８の部分のｐベース層ｐ
Ｂの厚さを減じた場合であり、いずれの場合も、第２の
補助ェミッタ層８下のｐベース層のシート抵抗を高くす
ることにより、同じｄｖ／ｄｔ値を得るに必要な補助ェ
ミッタ層８の半径を４・ならしめることができるという
利点がある。

又、第６図は、ｎェミッ夕層ｎＢがｐベース層ｐ８表面
に積層された場合である。

第７図はさらに他の変形例で、補助ゲート電極５に直接
に電気接続されたｄｖ／ｄｔトリガ用の第２の補助ェミ
ツタ層が８ａ〜８ｃと複数個設けられた場合である。

このように複数個の第２の補助サィリスタ部を具備する
ことによって、素子内に特性の不均一が多少あっても、
そのいずれかの第２の補助サィリスタ部で主サィリスタ
部より先にｄｖ／ｄｔトリガをおこすことができるとい
う利点がある。また、第８図はさらに他の変形例で、ゲ
ートリードを具備したゲート・トリガ用の第１の補助サ
ィリスタ部に接続した補助ゲート電極５とは別の他の補
助電極５０１こ電気接続した第２の補助ェミッタ層８を
設けた場合である。

第１と第２の補助サィリスタ部に接続される主サイリス
タ部に対するゲート電極は必ずしも一体である必要はな
く、この例のようにすれば、第２補助サィリスタ部の配
列の自由度が増す。また、第９図、第１０図は各々、第
２の補助ェミッタ層８の補助電極５０と主サィリスタ部
に対する補助ゲート電極５とを外部結線５５により接続
した場合であり、これらによって、第２の補助サィリス
タ部の設置場所は更に自在に選ぶことができる。

また、第１０図では、中間にコンデンサ１５５を挿入し
ている。このようにすれば、第２補助サィリスタ部に流
れる負荷電流はコンデンサ１５５を充電するだけに制限
され、第２の補助サィリスタ部の破壊はいっそうおこり
難くできるという利点がある。第１１図は、中心ゲート
構造のサィリスタに本発明を適用した例である。

以上の各実施例は電気信号をゲ−ト電極に加える構造の
サィリスタであるが、光をゲート信号とした光トリガ型
のサィリスタの場合でも、本発明は適用可能である。

また、半導体基体における各層の導電型を全く反転させ
ても同様な効果が得られる。更に、増中ゲート構造を採
用しておらず、第８図の如き第２の補助サィリスタ部を
有する各種のゲート構造のサイリスタにおいても、類似
の効果が得られる。

次に具体的数値をもって、本発明の効果を説明する。

前記第２図に示す実施例で、半導体基体１の外径は８０
肋、ｐ８層の厚さは１５０山肌、ｎＢ層は抵抗が２５０
０・抑で厚さは６００ｒの、ｐＢ層はシート抵抗ｐｓが
約１００００／口で厚さは１００ｒ机、各ｎ８層の厚さ
は１０山肌である。第１の補助ェミッタ層ｎ８７の内径
、外径はそれぞれ３肋、３．４肋または第２の補助ェミ
ツタ層ｎＢ８の外径は３．８柳である。

このような構成のサィリスタのｄｖ／ｄｔ耐量は２５０
０Ｖ／仏ｓ、また、最小ゲート点狐電流（ＩＧＴ）は２
５のＡである。そして、第１の補助サィリスタ部のｄｖ
／ｄｔ耐量は６９００Ｙ／山ｓであった。一方、第１の
補助ェミツタ層ｎＥ７の内径が３．０側、外径が４．０
帆であり、それ以外の寸法は上記と同様であるが第２の
補助ェミッタ層ｎＥ８を設けてない第１図の構成のもの
では、ｄｖ／ｄｔ耐量が約２５００Ｖ／山ｓであっても
最小ゲート点弧電流（ＩＧＴ）は高々１０のＡで、上記
臭体例のように２０のＡ以上を達成することはできず、
本発明により、自己保護機能を有し、ｄｖ／ｄｔ耐量、
最小ゲート点弧電流（ＩＧＴ）の大きいサィリスタが得
られることが確認できた。

本発明によれば、素子の許容値以上のｄｖ／ｄｔの電圧
が万一印加されても素子を破壊に至らしめることがない
ので、電力用サィリスタを用いた回路の信頼度を向上で
きる。

【図面の簡単な説明】

第１図は従来の電力用サイリスタを示しておりａは上面
図、ｂはａの１−１切断線に沿って縦断面図、第２図は
本発明の一実施例になる電力用サイリスタを示しており
、ａは上面図、ｂはａのＤーロ切断線に沿った縦断面図
、第３図は第２図に示す本発明電力用サィリスタの動作
説明図、第４図〜第１１図はそれぞれ本発明の他の実施
例を示す部分的縦断面図あるいは上面図である。 １・・・・・・半導体基体、２・・・・・・アノード電
極、３・・・・・・カソード電極、４・・・・・・ゲー
ト電極、５・・・・・・補助ゲート電極、７・…・・第
１の補助ェミッタ層、８・・・・・・第２の補助ェミツ
タ層。 努’四 第３図 第４図 第５図 第５図 第７図 繁？図 舞 ／ｏ 図 茅２図 第８図 葵 ／／図

Claims (1)

【特許請求の範囲】
1. １ 半導体基体の一対の主表面間に、第１導電型エミツ
   タ層、第２の導電型ベース層、第１導電型ベース層及び
   第２導電型エミツタ層から成る主サイリスタ部と、主サ
   イリスタ部の第１導電型エミツタ層、第２導電型ベース
   層及び第１導電型ベース層の一部と第２の導電型の第１
   の補助エミツタ層から成る第１の補助サイリスタ部と、
   主サイリスタ部の第１導電型エミツタ層、第２導電型ベ
   ース層及び第１導電型ベース層の他の一部と第２導電型
   の第２の補助エミツタ層から成る第２の補助サイリスタ
   サイリスタ部とが並設され、主サイリスタ部の第１導電
   型エミツタ層及び第２導電型エミツタ層に一対の主電極
   がオーミツクコンタクトし、第１の補助サイリスタ部に
   はゲート信号を付与する手段及びターンオン電流を主サ
   イリスタ部へゲート信号として付与する手段を設け、第
   ２の補助サイリスタ部にはターンオン電流を主サイリス
   タ部へゲート信号として付与する手段を設け、かつ第２
   の補助サイリスタのｄｖ／ｄｔ耐量を他のサイリスタ部
   より低くしたことを特徴とする自己保護型半導体制御整
   流装置。