JPS60162292A - メモリ表示装置用マトリックス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はｋＸｒ個の表示素子に対して、ｋ個の副入力と
ｒ個の行入力を有するメモリ型可視表示装置用マトリッ
クス制御回路であって、（１，１）ビデオラインタイム
のｒ倍に少なくとも等しいフレーム時間内の各連続する
ビデオラインタイムＴｙ−１の間に、行ｙ（ｙ＝１．２
．−−−−−、ｒ）の各表示素子の２′″個の輝度レベ
ルのうちの１つを規定するｍビットの平行ディジタルビ
デオ入力と、（１，２）　該ディジタルビデオ人力に接
続されている直並列変換器で、各列ｍビットに対応する
ｋＸｍ個の列出力を有する直並列変換器と、（１，３）
直並列変換器の対応の出力に結合されたｋＸｍ個の情報
入力を有し、かつ表示装置のに個の対応の副入力に接続
されているに個の情報出力を有する列輝度情報蓄積用ビ
デオメモリと、（１，４）表示装置の対応のｒ個の行入
力に接続されているｒ個の選択出力を有するＹ選択回路
で、表示装置の各行のメモリ型表示素子のセットまたは
りセットを行うため表示装置の各行に（＋ｓ　＋　１）
の選択パルスを生ずるＹ選択回路と、 （１，５）ビデオメモリのクロック信号入力と、Ｙ選択
回路のクロック信号入力とにクロック信号を供給する少
なくとも１個のクロック信号出力を有するタイミング回
路で、さらにビデオメモリとＹ選択回路の各リセット信
号入力にリセット信号を供給するタイミング回路とを有
するマトリックス制御回路に関するものである。

さらに本発明はメモリ型可視表示装置のに列中ｑに対応
するビデオメモリの少なくともｑの部分を有する集積化
した列回路にも関するものである。

メモリ型の表示装置としては多（の型式のものがある。

例えば、ガス放電素子を使用するもの、電気発光素子を
使用するもの、液晶素子を使用するもの等がある。これ
らの表示素子は選択された表示素子の電気的パラメータ
に適応するＸおよびＹドライバ回路を必要とする。

メモリ型表示装置は、画像の白黒またはカラー表示テ、
充分高いコントラストを有する複数の中間調をもった他
のデータ等の表示に一般に用いられる。テレビジョン画
像では一般に１２８以上の中間調を必要とし、ビデオテ
キストモニタは少なくとも８つの中間調を必要とする。

上述のマトリックス制御回路は、メモリ型表示装置の各
個別特性に関係なく、またその対応の選択されたドライ
バ回路の特性に関係なしに、表示すべき１ｎ報を正しく
表示するのにかかる表示素子が必要とする通常の動作率
（デユーティサイクル）に応じてかかるメモリ型表示素
子をセットまたはリセットするよう表示装置のドライバ
に“０”または“１”を表わす論理的電気信号を供給す
る。

本明細書において云う、ＸおよびＹドライバを有するメ
モリ型表示装置とは、行に対しｒ個のディジタル入力を
有し、列に対しに個のディジタル入力を有するブランク
ボックスを意味するものとする。通常カラーテレビシコ
ン映像の解像度を得るには、ｒおよびｋの大きさは、約
６００（行）と約１６００　（列）とを必要とする。

この種のマトリックス制御回路は、［“ダイジェスト　
オブ　テクニカル　ペーパーズ　オブソサエティ　フォ
ア　インフォーメーション　ディスプレイ”　１９７４
年５月、第１版　ｐ、２８．２９に記載されている。こ
の刊行物を本明細書において参考文献として援用する。

この刊行物の第１図には、５１２行、５１２列のＡＣプ
ラズマ表示装置にＴＶ信号をディジタル形に変換して表
示を行う制御をするマトリックス制御回路のブロック図
が示されている。

ディジタル化したライン情報を、おのおの５１２ビツト
を有する一一６のシフトレジスタで構成されるラインメ
モリに蓄積する。このラインメモリを直並列変換器とし
て作用させる。このビデオメモリは、大容量のランダム
アクセスメモリ（ＲＡＭ）と、アドレスカテネーション
（表）”より主として構成される。このＲＡＭに同時に
書込まれた情報ビットが異なる時間に続出される必要が
あるため、二重アドレス方式が必要であり、マスタクロ
ツタ、プログラムコントロール、ラインカウンタとライ
ンサブトラクタを有する特殊目的のコンピュータでアド
レス制御を行うを要する。かかる特殊目的コンピュータ
はＹ選択回路の部分も制御する。Ｙ選択回路の最後の部
分はアドレスデコーディング回路で構成される。

援用刊行物の第２図に示しであるようにｍ＝６の点火期
間Ａ−Ｆがあり、これによりほぼ１に等しくなる（また
は１００％）動作率に対応する最大可能の動作率に相当
する１つの全フレーム期間をほぼ充足する。これはｌ？
ＡＭの１列当り５１２（＝ｒ）の蓄積ビットを必要とす
る。しかしより低い動作率が許容されるか規定された場
合には、これに応じて八〜Ｆの期間を短くすることがで
きる。ＲＡＭの列当りのビット数もこれに応じて減少さ
せることができる。

さらにＲＡＭの通常の入力あるいは出力レジスタには列
当り少なくとも１つの蓄積素子と、ライン蓄積回路のｍ
個のシフトレジスタの列当りｍ個の蓄積素子を必要とす
る。

本発明は極めて安価に発生しうる数個のタイミング信号
のみしか必要とせず、制御を這かに簡単にできるビデオ
メモリを有し、はぼ同じ機能を達成しうるマトリックス
制御回路を提供するを目的とする。直並列変換器と、ビ
デオメモリとは単に一種類の基本的蓄積素子のみで構成
でき、かつこれは大容量集積回路に容易に組込むことが
できる。

Ｙ選択に加えられる要求もこれに応じて簡単化され、列
当りに必要とする蓄積素子の数も僅かであるが減少する
。この僅かな減少が極めて大きな数（ｋ）だけ生ずるの
で効果は極めて大である。

本発明によるメモリ型可視表示装置のマトリックス制御
回路は、ビデオメモリは、複数個のに列メモリを有し、
これら各メモリは、それぞれｂｊビット（ｊＪＪ＋−−
−＋ａ＋）の複数個のｍ列シフトレジスタを有し、各列
シフトレジスタは対応の列の対応の情報入力に結合する
入力と、列シフトレジスタ出力と、各ビデオラインタイ
ム１．−＋　のは１ｆ〆終りにおいて、すべての列シフ
トレジスタをシフトさせるためのラインタイムシフト信
号用のラインタイムシフト信号入力を有し、各列メモリ
はさらにビデオラインタイムＴ□１の終りにおいて列シ
フトレジスタの出力ビツト内にシフトされた情報を対応
の列の情報出力にビデオラインタイムＴ。

の異なる部分Ｃ８の問答出力ビットを結合するシーケン
ス手段を有しており、ここにおいて、ｌは数字ｌより３
の１つであり、Ｓは少なくともｍに等しい数である如く
したことを特徴とする。

（実施例） 以下図面により本発明を説明する。各図中同一部分は同
一番号で示しである。各説明中のＪＫフリップフロップ
は例えばシグネテイクス５４１０７を想定した。

かかるフリップフロップはクロック人力におけるタイミ
ング信号の負スロープにおいて、この負スロープの前の
ＪＫ値またはりセント時のＪＫ値に応じて動作する。場
合により、シダネテイクス５４９６シフトレジスタと同
様の並列負荷人ノコを想定する。しかしカウンタとシフ
トレジスタとの実際の構成は本発明の範囲外である。適
当な集積回路を形成するのに当業者に多くの変形が可能
である。

第１図にに列、ｒ行のメモリ型可視表示装置ｌを略図的
に示しである。本装置は、ｋ個の対応する入力２　（ｋ
＋−ｋｍ　）を有する列導体励起用のに個のＸドライバ
２０と、ｒ個の対応する入力３（Ｒ１−Ｒ，）を有する
行導体励起用のｒ個のＹドライバ３０とに−ｒ個の表示
素子４とを有する。

直並列変換器６のディジタルビデオ人力５にディジタル
ビデオ信号を供給する。ディジタルビデオ信号は、従来
一般のテレビジョン信号をアナロタ・ディジタル変換し
て形成するか、またはテレテキスト変換器またはコンピ
ュータ等のデータプロセス回路を用い、直接接続かある
いは適当な母線構造を通じて導出する。

本明細書においては、輝度値はｍビット論理値で与えら
れものとし、このｍビットは同時に加えられるものとす
る。ｍビットの各群は前記値を１つの表示素子４に対し
保持しており、このｍビット群は各行毎に直列に加えら
れるものとする。この例では直並列変換器６はｍ個のシ
フトレジスタで構成でき、そのｍ個の入力をディジタル
ビデオ信号のｍ個の入力に接続する。入力信号は他の構
成のものも可能であり、発明の本質には関係がない。表
示すべき１行の情報は１ビデオラインタイム中に集めら
れ、表示すべき情報を蓄積するビデオメモリ８のに−ｍ
個の対応の入力に結合されるに−ｍ個の化カフに供給さ
れる。前記援用刊行物に記載されたマトリックス制御回
路におけると同様に、表示素子４に関するｍ個のビット
は、それぞれ対応の１個の副入力２に結合されている各
に個の情報出力１０上の情報出力信号として供給され、
最小有意義ビットが、第１に現れ、最大有意義ビットが
最後に現れる。

表示袋Ｗｌの対応の行入力３に結合されている１個の選
択出力１２を有するＹ選択回路１１は、同時には１つの
行のみにディジタル選択信号を供給する。ｍ個の情報ビ
ットのうちの１つが、当該行の各表示素子の情報出力１
０に出現するときにのみ選択された行の表示セルが励起
される。

この説明において、論理値″０″及び１′は次の如く表
される。すなわち対応の選択出力Ｒ。

が“１”に等しく、しかも一般にＲ，＝　“０″である
限り、この設定値を変化しないとしたときに、行Ｒｙの
表示素子４がセットまたはリセットされうろことを意味
する。行Ｒ，の対応の素子は、対応の情報出力にｇ：　
”ｔ″の際、オン（ＯＮ）にセットされるか、オン状態
を維持し、Ｋ、＝　“０”のとき、オフ（ＯＦＦ）位置
にリセットされるか、オフ状態のままとなる。

中央タイミング回路１３は、ビデオメモリ８とＹ選択回
路１１とに、必要のタイミング信号を供給する。例えば
対応の入力１５．１６に結合されている出力１４上に中
央クロックを送出し、対応の人力１８゜１９に結合され
ている出力１７上にロードまたはリセット信号を供給す
る。この場合シフトコマンド信号である、リード線２１
上の直並列変換器６へのビデオクロックＣｖはタイミン
グ回路１３より供給するか、あるいは第１図に示すよう
にビデオメモリ８内の中央クロックより供給する。

直並列変換器６、ビデオメモリ８、Ｙ選択回路１１、な
らびにタイミング回路１３は全体で、メモリ型可視表示
装置１のマｌ−ＩＪソクス制御回路を形成する。電源供
給回路、手動制御パネル等の他の回路は表示装置には重
要な部分であっても、本発明の要部ではないので図示を
簡略化するため省略しである。

直並列変換器６と、ビデオメモリ８とはそれぞれに列に
対応するに個の対応の部分を有している。

これらの部分は１つの列において互いに相関を有してお
り、ｋ中１の列回路を形成する。

第２図は、ｍ＝４でｓ＝５のときの本発明によるこの種
列回路４０の１つを示す。ｍ＝４は、２　”　＝１６段
階の中間調をディジタルビデオ入力に規定できることを
意味し、またｓ＝５は、各ビデオラインタイムＴがｓ＝
５のサブ周期に分割されることを意味し、これらは５個
のタイミング信号Ｃ＋　（ｉ＝１．２，３．−−−、ｓ
）の長さにほぼ等しい。

この実施例においては、直並列変換器６は、それぞれに
ビットを有するｍ＝４個のシフトレジスタで構成される
。列回路４０のフリップフロップ４１−４４はそれぞれ
これらシフトレジスタの１ビツトを表わす。行の左手側
の情報が第１に供給されるものとすると、すべてのシフ
トレジスタに共通なシフトコマンド信号人力４５に供給
されるシフトコマンド信号Ｃｖによってビット組合せは
右より左ヘシフトされる。

ｋ個のシフトパルスの後、１つの列のすべての表示素子
への情報は、４にのフリップフロップに正しく収容され
る。ビデオラインタイムはＴ。

（ｙ＝１．２．−−−−、Ｎ−１，Ｎ）と表示され、■
フレームタイムはＮのビデオラインタイムが加算される
。Ｎ、は少なくともｒに等しい。テレビジョン画像を表
示するには、垂直フライバンクタイムを考慮する必要が
あるため、Ｎ＞ｒであるを要する。ビデオラインタイム
Ｔ□１の大部分の間に、行ｙに関する情報がシフトレジ
スタに書込まれる。一般に１つのビデオラインタイムは
ｎ＞ｋのクロックパルスに相当し、その最初のに個は第
３図に示すようにＣｖパルスに対応する。Ｔ、Ｉの期間
の最初のに個のクロック期間の後、シフトレジスタ内の
情報は次の（ｎ−ｋ）クロック期間の間安定である。

フリップフロップの内容は、列番号Ｘに対して、ｍ＝４
の信号Ｖｌ＋　Ｘ−Ｖ４．＋１によって代表される。

この図面、ならびに後続の図面において、シフトコマン
ト信号は容易に識別できる。すなわちシフトレジスタフ
リップフロップを表わすブロックのコーナーに入るよう
に図示されている。

信号νｌ＋Ｘ−Ｌ＋Ｘは、１つの列メモリを構成するｍ
＝４個の列シフトレジスタ６１−６４の入力５１−５４
に生ずる。この例では、すべての列シフトレジスタは異
なるビット長、すなわち、１．２．５．１０ピントをそ
れぞれ有している。すべての列シフトレジスタは、共通
入力５６を通ずる他のシフトコマンド信号によってシフ
トされ、各ビデオラインタイムＴのほぼ終わりにおいて
シフトされる。これはシフトレジスタ６１−６４の初め
のフリップフロップに４個の１ｎ報ビツトが書込まれ、
期間Ｔ、の間ここに留まり、この期間の間にビデオシフ
１−レジスタには、行（ｙ＋１）に関する情報が充填さ
れることを意味する。

シフトレジスタ６１の化カフ１に、最小有意義情報ビッ
トが直接得られ、この化カフ１をＡＮＤゲート７１３の
第１人カフ１１に結合する。その第２人カフ１２をサブ
期間信号Ｃ。用の共通タイミング人力６０に結合する。

他の列シフトレジスタの化カフ２−７４も同様に接続す
るが、それぞれ異なるタイミング信号Ｃムに接続する。

この場合、自然数の順番で接続するを要しない。ｍ−４
の＾ＮＤゲートの化カフ１４−７４４をＯＲゲート６６
の対応の入力にそれぞれ接続し、ＯＲゲート６６の出力
がビデオメモリ８の情報出力１０、を構成する。ｍ＝４
のＡＮＤゲートは前記ＯＲゲートとともに、ｍビットの
内容を情報出力１０．に正しいシーケンスで結合する１
つのシーケンス手段を構成する。Ｔ、中の期間Ｃ，中に
この情報出力１０．は表示素子ｘ、ｙに対する最小有意
義ビットを供給する。他の図面に示されるようにＴ、の
期間ｄｌ中に行Ｒ９が選択される。従って最小有意義ビ
ットが“ｌ”の場合、表示素子ｘ、ｙは“オン″　（“
ＯＮ”）にセットされる。

列シフトレジスタ６１−６４は、各ビデオラインタイム
Ｔのほぼ終わりにおいてシフトされるので、表示素子ｘ
、ｙの次のビットは、Ｔ、＋１の間に化カフ２に供給さ
れ、Ｔｙ＊１のサブ期間Ｃ１中に情報出力１０８に現れ
、以下同様となる。１個の最小有意義ピントが“Ｏ”で
ある場合、表示素子ｘ、ｙは“オフ”にリセットされ、
（Ｓ＋２）＝７のサブ期間中“オン”位置にあり、かく
の如くでない場合には、オン位置に留まるが、Ｔｙ＋１
　のＣ１においてオンにセットされ、このサブ期間中に
Ｒ２が再度選択される。

最後にＴｙ＋ｚ。の期間Ｃ４中に、行ＲＶ　７！ｌ＜選
択される。Ｃ４に対応するＡＮＤゲートは存しないので
、情報出力１０．の出力に、　＝　０であり、この瞬間
に最終りセントが行われる。

このようにしてサブ期間の数を計数してゆくと、５つの
セントまたはリセット瞬時が規定される。

列シフトレジスタ６１−６４のそれぞれの長さがｌ１ｌ
−Ｉｔ＜であり、ｍｌ　、＝２１であるとすると、これ
らの瞬時はＴ、の開始後（ｊ！ｊ−＋）−ｓ＋　１ｊ−
１テする。すなわちこの例では次の時間後となる。

０、ｓ＋１−１＝　０ １、ｓ＋３−１＝　７ ４、ｓ＋２−１＝２１ ９、ｓ　÷５−１＝４９ ２０、ｓ　＋　４−　１　＝　１０３ これらのｍ　＋　ｌ　＝　５の瞬時は、長さ？、　１４
．２８゜５４のｍ−４の期間を含み、これらの期間中、
対応の情報ビットが１″であると、表示素子に、Ｙはオ
ンとなり、“０”であるとオフとなる。

理想的には最終期間が５６のサブ期間長をもつものとす
る。この場合完全に直線的な中間調が実現できる。最終
リセットはＴ□□の期間ｃｌ中に生ずるを要するが、こ
れは不可能である。これは、この場合、ｋ、が表示素子
ｘ、ｙ＋２１の最小有意義ビットに等しくなり、これは
″０″または“１″であるからである。しかしこの場合
でも、直線性よりの解離は、中間調の１ステツプよりも
小であり、格別問題とならない。

一般に期間ＰＪ　（ｊ・１．２，３．４）の長さは次の
如くとなる。

ＰｊＪｔ’ａ＋１−１）　＋　３４　ｉｊ＊１−１−　
（Ｊａ−＋）　・ｓ＋　ｉ７−１＝（ｚ、□−１１ｉ）
　・ｓ＋ｉ　Ｊ□−６値６Ｊとｉ、とは、良好な直線性
を得ることを可能とするとともにＰｊ＝　２Ｐｊ−＋を
近値的に満足するように選定する。

すべてのビットが１”であると、素子ｘ、ｙは、Ａ−Σ
ＰＪの全期間中、オンとなる。明らかに＾＝（β５−１
）・ｓ＋１ｓ−１ ｊ！　５＝２１．　ｉ　ｓ＝３　及びｓ＝５に対して： ＾＝１０３サブ期間となる。

表示、装置１がｒ−２７行の場合には、例えば、３０Ｔ
の垂直フライバック時間を含むフレーム時間を使用する
ことができ、これは３０．３・１５０のサブ期間に相当
する。この例におけるすべての表示素子の最大可能デユ
ーティサイクルは次の如くとなる。

このメモリ配置の大なる利点はアドレスを必要としない
ことである。情報は常に同じ列シフトレジスタ人力５１
−５４に書込まれ、常に同じシフトレジスタ出カフ１−
７４より読出される。さらに別個のＩＮまたはＯＵＴメ
モリレジスタを必要としない。従ってビデオメモリ８に
必要とするフリップフロップの数は、同じデユーティサ
イクルの従来のビデオメモリに比し、僅かであるが少な
くなる。

第３図はに＝１８．　ｎ＝２０の例の場合の、タイミン
グ図表を示す。周期的負荷信号りとクロック信号ＣＬＫ
がタイミング回路より供給される。クロック信号ＣＬＫ
は２×５に分割され、これは、負荷信号りが各２０番目
のクロックパルス毎にすべての信号を“０”にリセット
するのでモジュロ２ｏに対応する。ゲート回路によって
、ビデオシフトレジスタに対する第１シフトコマンド信
号 ＶＣ＝ＣＬＫ−Ｌ’　・（Ａ’＋　Ｂ’）　カ生ずる。

さラニ一番下の線に、　ｍ＝４のサブ周期タイミング信
号Ｃ１を示しである。この信号は、各Ｔのｓ＝５のサブ
周期に対応するものであり、この例ではＣＩ＋Ｃア＋Ｃ
１及びＣｓを示しである。なおこれはＣ４を単独に必要
としないからである。

Ｔ、の終わりにおいて列メモリシフトレジスタをシフト
させるため、Ｌまたはｃｌの負の後側傾斜を利用するこ
とができる。

ＣＬに及びＬ（またはＬ’）より所要の信号を導出する
ための簡単な回路を第４図に示す。この回路は、直列に
した２つの分割回路より成り、その第１の回路は、ｎ　
／　Ｓカウンタ８０　（ｎ／５＝４）の分割回路で、第
２のものはＳカウンタ８２（ｓ＝５）の分割回路である
。Ｏ）ｌゲート８４とＡＮＤゲート８６がＣνに対する
ゲート回路を形成する。ごれらのカウンタはＣｖパルス
を受信し、八′・ｌまたはｎ′・１である場合か、ある
いはＡ＝０または１＋＝０である限り、これをカウント
する。＾＝１及びＢ＝１の最初の時にカウンタストップ
が生ずる。これはカウント位置、１００１０＝十進１８ であり、カウンタはＬ′によりリセット入力８８（Ｒ）
によってリセットされるまでカウントを継続する。

カウンタには類似の任意のものを使用することができる
。ｎ、に、ｓの他の値に対するカウンタは論理回路設計
上の問題であり、当業者には実現が容易である。

第５図はＹ選択回路１１の簡単な回路例を示す。

本回路は、入力９２とＮビット出力９４とを有するＮビ
ット選択シフトレジスタ９０を有する。各Ｔの終わりに
おいて、このＮビット選択シフトレジスタ９０は、シフ
ト入力１６のしくまたはＣ１）の負方向後側スロープを
用いてシフトする。

Ｙ選択回路１１はさらに、各列に１個づつ、すなわち１
個の選択ゲート回路９８を有する。これらのうち列Ｒ，
用のもの１個のみを図示しである。選択ゲート回路９８
の出力はＹ選択回路ｌｌの出力１２゜を形成する。各選
択ゲート回路９８は、（ｓｉ÷１）のＡＮＤゲート１０
１−１０５と、ＯＲゲート１０６とを有する。

各フレームにおいて１回、フレーム同期信号ＦＳが入力
９２をタイミングＬ、Ｔ、において１″にセットする。

これはＬの負方向後側スロープにおいて、選択シフトレ
ジスタ９０の第１フリツプフロツプ内にシフトされる。

この次の各シフト信号において、この“１″の値は次の
フリップフロップＦＳにシフトされ、次で選択シフトレ
ジスタの他のすべてのフリップフロップはゼロ（“０″
）を保有する。

行Ｒ７用の選択ゲート回路９Ｂ、において、ＡＮＤゲー
ト１０１−１０５の第１人力１１１−１１５をビット出
力９４、．９４、．４．９４　、や＋、９４ｙや、。、
９４．。９にそれぞれ接続し、第２人力１２１−１２５
をすべての選択ゲート回路９８に共通なタイミング信号
ｍｍの入力１３１−１３５に接続する。へＮＤゲー１−
１０１−１０５の出力を、出力１２．を存するＯＲゲー
ト１０６の各対応入力に接続する。Ｔｙの６１の間、Ｔ
、。１の６３の間等においては、第２図の説明の如く、
ｔ？、　＝　ｉであること明らかである。

ｙのより高い値に対しては、Ｎ＋２０＝５０ビツトの選
択シフトレジスタ９０が必要のように考えられる。

しかし各Ｎ期間Ｔにおいて、新しい“１”がシフトレジ
スタに供給されるため、このような場合、ｙ　＋２０−
　Ｎ＝ｙ−１０内の“ｌ”と同時にビットｙ＋２０は“
１”となるため、ビット出力９４ｙ−ｒ。を同様にして
用いることができる。このようにしてすべての値（ｙ＋
ｚ）をモジュロＮで計数したとすると、第５図に示す如
く、Ｎビットを有する選択シフトレジスタを使用するこ
とができる。

この場合、信号Ｃ４も必要である。第４図のタイミング
信号において、タイミング信号Ｃ１はプール代数式によ
りめることができる。

Ｃ＋＝Ｂ’。・　Ｂ／、・　Ｂ′・Ｌ Ｃｚ　＝　Ｂｏ　・　Ｂ１１ Ｃ５＝Ｂ’。・　Ｂ。

Ｃｓ　＝　Ｂｏ　・　Ｂ。

Ｃ、＝　Ｂ　＋Ｌ（＝Ｃｓ） 第６Ａ図、第６Ｂ図、第６Ｃ図はシーケンス手段の異な
る例を示しである。これらの各図は、第２図の回路によ
って生ずるものと同じく、信号に、に対し出力１低をも
った列回路４０を示す。

これらの各側においては、それぞれ共通に、列シフトレ
ジスタ６１−６４の出力フリップフロップを互いに次の
如く接続する。すなわち共通水平シフト入カフ６よりの
水平シフト信号Ａを用いて、各サブ期間への終わりにお
いて、図面の左から右へ向かってシフトされる水平列シ
フトレジスタの一部をこれらが形成する如く相互接続す
る。信号＾は第３図の波形図中に示す如くであり、第４
図示のｎ　／　ｓ分割するカウンタ８０の出カフ６より
導出する。信号Ａの負方向後側傾斜の１つはＬ及びＣ６
の負方向後側傾斜と一致する。

第６八図においては、論理出力信号Ｐ＋、Ｐｔ、Ｐｚ、
Ｐａをそれぞれ生ずるｍ＝４のゲート回路１４１−１４
４の挿入により、上の相互接続を完成する。この例では
、１ｉ　Ｉｔ！出力ｌＯＸはフリップフロップ６１（Ｆ
＋ｏ）の出カフ１．と同一である。

ゲーＩ−回路１．ＩＩは次のプール代数式によってｐ１
＋＋への入力信号１１．を生ずる。

Ｐ＋＝　Ｌ−Ｖ＋、Ｘ　＋　Ｌ　’　ｉ’３゜期間Ｔ□
１の終わりにおいて、第４図の共通回路４０の場合と同
じ＜、Ｌ−“ｌ”で、Ｌ”Ｏ”であるため、最小有意義
ビデオビットがＦｌ。に書込まれる。しかしＣ１の終わ
りにおいては、Ｌ＝”０″でＬ’＝　“１″であるため
、Ｆｌ。はＦ＋ｏの内容を引継ぐ。ＦＩＧがＪＫフリ、
７プフ０．２プである場合、この結果は、Ｊ　＋　ｏ＝
Ｐ　＋で、　Ｋ１゜＝Ｐ′１かまたはＪｌ。”ＫＩ６・
Ｐｌのときに得られる。

ｋ、はＴ、のＣ＋中において、最小有意義ビットに等し
くなる。

Ｐｓ−Ｌ−Ｆ３１＋　Ｌ　’　・Ｆ２゜の式を用いて、
ｋ、は、 Ｔ、のＣ２中、最小有意義ビット行Ｒ□４に等しく、Ｔ
、。１のＣ，中、最小有意義ビット行Ｒ？−３に等しく
、以下同様となり、最後には必要とされるＴ、。４のＣ
ｔ中、最小有意義ピッ１−Ｒｙに等しくなる。

同様に、 ｈ　＝　Ｌ　Ｐｚ＋　＋　Ｌ’　・ＦＣ。

であり、式中ＦＣ，は、すべてのサブ期間Ｃ４中、Ｋ、
　＝　“０”を確保するため挿入した特別のフリップフ
ロップ１４６である。従って次の如くとなる。

Ｐ、＝Ｌ’・Ｆ４゜ すべてのフリップフロップのこれ以上の内容の詳細は第
７図に示しである。この図にはＴ、−１の終わりにおい
て、表示素子ｘ、ｙに対し、フリップフロップＦ４９が
ビット４を有し、同じ素子に対しＦ、４がビット３を存
し、ｐｚ＋　がビット２を、Ｆ＋。

がビット１を有する等を示している。

ＫＸがビット１のとき、Ｔ、のＣＩ中ｙが存在し、以下
同様である。すべてのｘ’ｓは列シフトレジスタの出力
フリッププロップの内容が、重要ではないことを示す。

この内容は、Ｔ、の終わりにおいて置換され決して１１
．には到達しない。第６Ａ図に示す如く、ＸはＴ、中４
＋Ｆ−９に等しく、Ｔｙ＋１中、Ｌｙ−Ｉ＋に等しく、
以下同様となる。しかしＦ４゜内に１または０をシフト
することも同じく可能である。Ｃ１の後、Ｆ４゜に０が
シフトされると、ゲート回路Ｐ、：は余分となる。これ
は、この場合、各ビデオラインタイムＴの終わりにおい
て、ＦＣ，は常に０を有しているからである。Ｌの代わ
りに八によってｐ４．をシフトする如くの多くの他の変
形は当業者に実現が容易である。第６八図の列回路４０
は、ビデオメモリ内に複合信号Ｃｉが必要でないという
利点がある。これは数個の列回路４０を大容量集積回路
に組込む際、実現を極めて容易にする利点がある。

Ａによる最後のシフトは半クロツク周期だけ速くなるこ
とに注意すべきである。実際上、ビデオラインタイムＴ
中には数百ないし１千以上ものクロック周期があるため
格別重要ではない。例えば水平シフトコマンド信号にＡ
の代わりに（Ａ−Ｂ’＋Ｌ’）等を用いれば、この影響
は回避できる。

第６Ｂ図は、列シフトレジスタの出力フリップフロップ
が、Ｌ＝１（Ｌ’・０）の前位のフリップフロップの内
容を受持つようにしたシーケンス手段の実施例を示す。

各出力フリップフロップはシフト人力１４５と、負荷人
力１４６と、負荷可能化人力１４７（Ｌ′）とを有する
。

この例においては、水平シフトレジスタのフリップフロ
ップは各Ｔ、Ｉの終わりにおいて、Ｌ′によって負荷さ
れる。ＦＩ２の内容がｐｓ＋にシフトされる直前に、Ｆ
ＩＧはｖＩＩＸ’Ｆ３゜によりＦｊｌｌの内容を負荷さ
れ、以下同様に動作する。この場合も水平シフトレジス
タは＾によってシフトされる。

この例では第１人力１４５は、例えばこの人力１４５を
大地に接続することによって常に“０″　（ゼロ）を受
信する。このため第７図において、値Ｘは０″となり、
１つのサイクルの開始時におし１て：フリップフロップ
ＦＣａの内容は常に“０”となるように保障される。こ
の他のすべての点で、この実施例の動作は第６４図示の
ものと同じであり、第３図のタイミングを用いて動作す
る。ただし信号Ｌ′は信号りの反転信号である。

水平シフトレジスフの個別フリップフロ・７プに対する
セント（Ｓ）及びリセット（Ｒ）人力を、負荷入力に代
えて用いることもできる。例えばＦ４゜に対するブール
代数式によると次の如くとなる。

Ｓ４゜・Ｌ−ｐ４＋＝　（Ｌ’　＋　Ｆ’４＋）　’Ｒ
４゜ユＬ−Ｆ’　ａｔ　＝（Ｌ’　＋　Ｆａｒ）　’第
６Ｃ図はシーケンス手段のさらに他の実施例を示すもの
であるが、これは既に述べた可能性を組合わせたもので
ある。従って第６Ｃ図の動作の説明は行わなくても理解
されることと考える。この例でもフリップフロップの内
容は第７図に示す如くであり、Ｘは４．ｙ−９等に等し
い。

第６Ａ図、第６Ｂ図、第６Ｃ図等における列回路４０は
、ビデオメモリにすべての信号Ｃ１を供給する必要がな
いという利点を有する。信号ＣＶ、ＬまたはＬ′および
Ａを供給するのみで充分である。ＣｖとＬ′のみを供給
することにし、余分のに／ｓ分割器を用いてＣｖよりＡ
を導出することにより、より一層の節減がはかれる。

複数個の列回路４０と分割器８０（第４図）を有する集
積回路は、ビデオ信号に対するｍ個の入力と、同じくビ
デオ信号に対するｍ個の出力と、供給電源、大地、Ｃｖ
及し′用の４つのピンを必要とする。

従ってｍ＝７に対しては、これらの目的で１８個のピン
を必要とする。４０ピンの大容量集積回路（ＬＳＩ）を
使用する場合、信号に８用の２２個のピンが余っており
、このため１つのＬＳＩ内に２２個の列回路４０を収容
できる。

Ｙ選択回路１１についても同様の節約が可能であり、第
８図及び第９図に２つの例を示した。これら両実流側は
第５図示のＹ選択回路の問題も解決している。この問題
は行当りの所要部品数は小であるが、選択シフトレジス
タ９０と、ゲート回路９８との間の相互接続が極めて大
なる数となる。全体で（ｓ＋１）　・ｒのこの種接続が
必要であり、集積化の回能な複雑な接続パターンを必要
としていた。

第８図示のＹ選択回路１１は、（ｒ−１）　・Ｓビット
を有する単一のシフトレジスタ１５０で構成されており
、このシフトレジスタとタイミング信号用の入力１５１
と、選択シフトコマンド信号Ａ用の選択シフトコマンド
人力１５２と、行Ｒ，−Ｒ，用の（ｒ−１）個の出力１
２．とを有する。入力１５Ｌ１５２と供給電源と大地と
に４個のビンを必要とするため、４０ピンのパッケージ
により３６個の出力ビン１２．を有する３６ｓのビット
を収容することができる。このようなＬＳＩ回路は、Ｔ
ｏ？用の出力を次位のＬＳＩ回路の入力１５１への入力
として使用することにより複数個を直列に接続すること
ができる。

この場合、第１図の回路の小変形が必要である。

すなわちタイミング回路１３よりＹ選択回路１１へ信号
Ｒ，及びＡを供給するようにする。

信号Ｒ５は行Ｒ８に必要とされるタイミング信号であり
、表示装置１の第１行の入力３にも接続する。

選択シフトレジスタ１５０の各５番目のフリップフロッ
プ出力が、行Ｒ１への出力１２．の１つを構成している
ため、これらの出力のすべてが、行Ｒ１と同じ信号パタ
ーンで（ｙ−１）のビデオラインタイムＴだけ遅延した
もの、すなわち常に（Ｙ−１）後のものを受信すること
明らかである。

信号Ｒ＋を生ずるため、タイミング　回路はさらにビデ
オラインタイムカウンタ１５５とデコーダ１５７とを有
する。

この実施例におけるカウンタ１５５は簡単な３２分割回
路であり、５個の連続した分割フリップフロップ１５９
−　ａ　（ａ　＝０．１．２，３．４）より成り、カウ
ント入力信号り用の入力１９と、リセット信号ｐｓ用の
りセント人力１６０と、フリップフロップ出力り。

用の数個の出力１６２とを有する。カウンタ１５５の出
力１６２はデコーダ１５７の対応入力に接続し、本デコ
ータ１５７は第４図のＳ分割回路８２よりの信号Ｃ！用
の入力１６６と、信号Ｒ１用の出力１６Ｂとを有する。

このカウンタ１５５はさらにＯＲゲート１７０を有し、
その２つの入力はフリップフロップ１５９−３と１５９
−４の出力ｇｌ、とｇｌ４とにそれぞれ接続され、その
出力はフリップフロップ１５９−０の入力Ｊ０に接続し
である。他のすべての入力Ｊ、及びに、は“１″である
。

リセット信号ＰＳは各フレームに１同周期Ｔ６内のある
個所において、データプロセス装置より、またはテレビ
ジョン受像機の同期信号より導出して供給され、カウン
タを位置Ｄｏ＝“θ″２口、・　“０″等に侍来し、簡
単にはｏｏｏｏｏとする。Ｔｏの終わりニオいて、第１
パルスＬがカウンタを２進位置００００１（最大有意義
ピントを第１とする）に持来し、各ビデオラインタイム
当り１回その値を増加させる。各Ｔ、の間、カウンタの
内容はｙに等しく、ｙ＝１１０００＝２４迄これを継続
する。この瞬間にＪｏは０”となり、次のフレームの初
めにリセットされる迄カウントを停止する。

カウンタのセットｙ＝１．　ｙ＝２．　ｙ＝５．　ｙ＝
１０．及びｙ＝２０はデコーダ１５７が信号Ｃ！との組
合わせにより定める。

Ｒ＋−Ｔ＋　・Ｃ＋＋　Ｔｚ・Ｃ，ｌ＋　Ｔｓ・Ｃ！＋
ＴＩ。・ＣＢ＋Ｔｚ＋　・Ｃ４これは第２図の説明と、
第６八〜６０図により要求される如くである。このデコ
ーダの完全なプール代数式は、 Ｒ＋”Ｄ’４　・　ＤＩ、・　Ｄｌ２　・　Ｄｌｌ　・
Ｄｏ・Ｃ，＋１）Ｉ４　・　ｇｌ、・　Ｄ′２　・　Ｄ
、　・　Ｄ′。・Ｃ３４０’４　・　ＤＩ、・０□・　
ＤＪｌ　・Ｄｏ・Ｃ２＋Ｄｓ　・Ｄ’ｓ　・Ｄｌ・Ｄ’
ｏ・Ｃｓ＋　０４’Ｄ／、・　Ｄ２　・　ＤＩ、・　Ｄ
′。・　Ｃ４でＲ，は表示装置１の行Ｒ１の正しい出力
である。デコーダ１５７の出力１６８をＹ選択回路１１
の入力１５１にも接続する。この入力はＴ、のＣＩ中”
ｌ”　となり、Ｃ１の終わりにおいて、入力１５２のシ
フトコマンド信号Ａによって選択シフトレジスタ１５０
の第１フリツプフロツプ１７２内にシフトされる。ｓ＝
５のシフト後に、第５番目のフリップフロップはこの“
１″を保有するので、ＴアのＣ１中Ｒｚ＝　“１”であ
る。この間Ｒ＋＝”“０”であるため、選択シフトレジ
スタ１５０の他のフリップフロップは″０”となる。

７つのサブ周期後に再びＲ＋＝”ｌ”となり、これによ
ってｓ＝５のサブ周期後、すなわち、Ｔ、のＣ５等にお
いて再びＲ１＝１となる。これと同様にしてＴ、のＣ＋
中、ＴｙｈＨのＣ４中、Ｔ、。４のＣ２中、Ｔ□、のＣ
９中及びＴｙ＋ｔｏのＣ４中、Ｒ，＝　１　となる。

選択シフトレジスタ１５０は行当り８個の素子を必要と
するが、配線が簡単であり、セット、リセット入力が無
いことと、単に１個のみの信号人力１５１シか必要とし
ないことによって、Ｙ選択回路は大容量集積回路に好適
であり、このため安価となる。計数周波数は、第５図に
おい−ご必要とするものよりもＳ倍高いが、相対的に他
と比較して考えると依然として低い値である。５＝１１
においても、所要周波数ｓ／Ｔは、■・６４μ秒の標準
のヨーロッパ方式テレビジョン用途において、 １ に等しく、比較的に遅いＭＯ３技術を用いる場合も容易
に適用することができる。

異なる打出力を付勢するシーケンスは次の如くにも形成
し得る。

Ｒ７を、Ｔ、のＣ１中、Ｔ□４のＣ２中、Ｔ□１のＣ３
中、Ｔ、＋□。のＣ４中、Ｔ□９のＣ６中に付勢する。

逆にこれは、１□４４４　＝ＴＦのＣ２中にＲｒ−４等
を付勢すべきことを示す。

このため、Ｔ、のＣ１中、Ｒ，＝　ｌ″であり、Ｔ、　
（７）Ｃ，中、Ｒ，−ａ＝　１”　テ、Ｔ、のＣ３中、
Ｒｙ−１”“１″で、Ｔ、のＣ４中、Ｉ？ｙ−ｚ。＝　
１″で、Ｔ、の　Ｃ１中、Ｒｙ−ｇ：１″である。次の
ビデオラインタイム内において、ＴｙｈＨのＣＩ中、Ｒ
□、＝　“１″等となる。

ｒ＝ｎの場合、第９図示のＹ選択回路１１によってもこ
のシーケンスを得ることができる。この場合のＶ選択回
路１１は、それぞれが、１個の対応のラッチフリップフ
ロップ１８２に結合されているｎ＝ｒ個のフリップフロ
ップを有するシフトアップ／シフトダウンレジスタ１８
０を具える。ラッチフリップフロップ１８２のｒ個の出
力は行Ｒ，に対するｒ個の選択出力１２．を構成する。

シフトアップ／シフトダウンレジスタ１８０はシフトア
ンプコマンド信号ＳＵ用のシフトアップ入力１８４　と
、シフトダウンコマンド信号ＳＤ用のシフトダウン人力
１８６とを有する。これらの信号ＳｕとＳＯとばデーク
処理回路またはタイミング回路１３内の予めプし１グラ
ムしたカウンタにより供給することができる。これに必
要な予めプログラムしたカウンタは図示してないが、論
理回路の当業者により実現容易である。

【図面の簡単な説明】

第１図は従来例のマトリックス制御回路の簡略化した回
路図、 第２図は本発明による列用のビデオメモリの一部と直並
列変換器の対応部分を示す回路図、第３図は所要制御信
号のタイミングダイヤグラムの一例を示す図、 第４図は所要制御信号を発生ずる適当な分割器の回路図
、 第５図はＹ選択回路の可能な１例の回路図、第６Ａ図、
第６Ｂ図、第６ｃ図はそれぞれ第２図の変形例を示す回
路図、 第７図は第６Ａ図ないし第６ｃ図により実現されるシフ
トレジスタの連続フリップフロップの内容を示す説明図
、 第８図及び第９図は集積化容易なように考慮したＹ選択
回路の他の実施例の回路図である。 ■・・・表示装置 ２・・・列入力 ３・・・行入力 ４・・・表示素子 ５・・・ディジタルビデオ入力 ６・・・直並列変換器 ７・・・直並列変換器の出力 ８・・・ビデオメモリ ９・・・情報人力 １０・・・情報出力 １１・・・Ｙ選択回路 １２・・・選択出力 １３・・・タイミング回路 １４・−・クロック信号出力 １５、１６・・・クロック信号入力 １８、１９・・・リセット信号入力 ４０・・・タリメモリ 団・・・ラインタイムシフト信号入力 特許出願人　エヌ・ペー・フィリップス・ＩＧ３ ＦＩＧｏ、２ Ｆ１６．４ １ Ｆｌ（１，７

Claims (1)

1. 【特許請求の範囲】 １、ｋＸｒ個の表示素子（４）に対して、ｋ個の動入力
   （２）とｒ個の行入力（３）を有するメモリ型可視表示
   装置（１）用マトリックス制御回路であって、 （１，１）ビデオラインタイムのｒ倍に少なくとも等し
   いフレーム時間内の各連続するビデオラインタイムＴ□
   、の間に、行ｙ（ｙ＝１＋２＋−−−−１ｒ）の各表示
   素子（４）の２′″個の輝度レベルのうちの１つを規定
   するｍビットの平行ディジタルビデオ入力（５）と、 （１，２）　該ディジタルビデオ入力（５）に接続され
   ている直並列変換器（６）で、各列ｍビットに対応する
   ｋＸｍ個の列出力（７）を有する直並列変換器（６）と
   、 （１，３）直並列変換器（６）の対応の出力（７）に結
   合されたｋＸｍ個の情報入力（９）を有し：かつ表示装
   置（１）のに個の対応の動入力（２）に接続されている
   に個の情報出力（１０）を有する列輝度情報蓄積用ビデ
   オメモリ（８）と、（１，４）表示装置（１）の対応の
   ｒ個の行入力（３）に接続されているｒ個の選択出力（
   １２）を存するＹ選択回路（１１）で、表示装置（１）
   の各行のメモリ型表示素子（４）のセットまたはリセッ
   トを行うため表示装置！　（１）の各行に（ｎ＋　＋　
   １）の選択パルスを生ずるＹ選択回路（１１）と、 （１，５）ビデオメモリ（８）のクロック信号入力（１
   ５）と、Ｙ選択回路（１１）のクロック信号入力（１６
   ）とにクロック信号を供給する少なくとも１個のクロッ
   ク信号出力（１４）を有するタイミング回路（１３）で
   、さらにビデオメモリ（８）とＹ選択回路（１１）の各
   リセット信号入力（１８）及び（１９）にリセット信号
   を供給するタイミング回路（１３）とを有するマトリッ
   クス制御回路において、 ビデオメモリ（８）は、複数個のに列メモリ（４０）を
   有し、これら各メモリは、それぞれす、ビット（ｊ＝１
   １２．−−−９Ｉ１１）の複数個のｍ列シフトレジスタ
   を有し、各列シフトレジスタは対応の列の対応の情報入
   力（９）に結合する入力と、列シフトレジスタ出力と、
   各ビデオラインタイム’ｒｙ−＋のほぼ終りにおいて、
   すべての列シフトレジスタをシフトさせるためのライン
   タイムシフト信号用のラインタイムシフト信号入力（５
   ６）を有し、各列メモリ（４０）はさらにビデオライン
   タイムｒ、−＋　の終りにおいて列シフトレジスタの出
   力ビツト内にシフトされた情報を対応の列の情報出力（
   １０）にビデオラインタイムＴ、の異なる部分ＣＩの聞
   咎出力ビットを結合するシーケンス手段を有しており、
   ここにおいて、ｉは数字ｌよりＳの１つであり、Ｓは少
   なくともｍに等しい数である如くしたことを特徴とする
   メモリ表示装置用マトリックス制御回路。 ２、　シーケンス手段は、それぞれ第１人力と、第２人
   力と出力とを有するｍ個のへＮＤゲートと、ｍ個の人力
   と出力とを有する０１ゲートとを有し、前記ＡＮＤゲー
   トの各第１人力を出力ビットの対応出力に接続し、また
   各第２人力をビデオラインタイムＴの一部分Ｃ！に対応
   する異なるタイミング信号入力に接続し、ＡＮＤゲート
   の各出力をＯＲゲートの対応入力に接続し、ＯＲゲート
   の出力を列メモリに対応する情報出力（１０）に結合し
   た特許請求の範囲第１項記載のマトリックス制御回路。 ３、　シーケンス手段は、１つの列メモリの列シフトレ
   ジスタの出力ビットをｐビットシフトレジスタのｍビッ
   トを形成するように接続し、ここにおいて、ｐはＳより
   大でなぐ少なくともｍに等しい数とし、またかく形成さ
   れるｐビットシフトレジスタはさらに、ビデオラインタ
   イムＴの各第１の（ｐ−１）部分Ｃ１のほぼ終りにおい
   て、ｐビットシフトレジスタの内容を少なくとも（ｐ−
   １）回だけシフトする他のシフト信号に対する他のシフ
   ト信号入力を有し、このｐビットシフトレジスタの出力
   を列メモリに対応する情報出力に結合する特許請求の範
   囲第１項記載のマトリックス制御回路。 ４、Ｙ選択回路が、メモリ型表示素子（４）に対する最
   大所要蓄積タイムに対応する数の計数位置のビデオライ
   ンタイムカウンタと、（ｒ−１）倍のＳビットを有する
   選択シフトレジスタと、デコーダとを有し、ビデオライ
   ンタイムカウンタのビット出力をデコーダの対応のデコ
   ーダ入力に結合し、さらに本デコーダは、ビデオライン
   タイムＴの部分ＣＩに対応するタイミング信号用のタイ
   ミング入力と、デコーダ出力とを有し、このデコーダ出
   力を第１列に対して選択シフトレジスタの入力と、７選
   訳出力に接続し、第１行Ｒ，の表示素子に対するｍ個の
   情報ビットが列メモリの１ｉ報出力によって代表される
   期間中選択信号をこの行に供給し、かつ選択シフトレジ
   スタの各Ｓ番目のビットをＲ７までを含む他の行Ｒ２に
   対する他の７選訳出力の１つに結合し、さらに選択シフ
   トレジスタはＹシフト信号に対するシフト入力を有し、
   これによって各期間Ｃ！のほぼ終わりにおいて該選択シ
   フトレジスタ内に保持されている情報をシフトさせる特
   許請求の範囲第１項記載のマトリックス制御回路。 ５、Ｙ選択回路は、ｒビットアップダウンシフトレジス
   タを有しており、このシフトレジスタは常に１ビツトの
   みが“ｌ”を有しており、各期間Ｃ１中において、予め
   プログラムされたアップダウンカウンタよりアップダウ
   ンレジスタのシフトアップ入力にシフトパルスが供給さ
   れるか、シフ・トダウン入力にシフトパルスが供給され
   るかに応じて少なくとも１ビツト位置だけシフトアップ
   またはシフトダウンされ、このアップダウンシフトレジ
   スタの各ビット出力は、各期間Ｃ！のほぼ終わりにおい
   て、アップダウンシフトレジスタの内容にラッチを入力
   する共通ラッチ負荷入力を有する対応の選択ラッチのｒ
   中の１つに結合されている特許請求の範囲第１項記載の
   マトリックス制御回路。