JPH0128955B2 - - Google Patents
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- JPH0128955B2 JPH0128955B2 JP56143038A JP14303881A JPH0128955B2 JP H0128955 B2 JPH0128955 B2 JP H0128955B2 JP 56143038 A JP56143038 A JP 56143038A JP 14303881 A JP14303881 A JP 14303881A JP H0128955 B2 JPH0128955 B2 JP H0128955B2
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Description
本発明は液晶表示装置の駆動装置に関する。
従来の液晶表示装置の駆動装置は、バツクプレ
ート信号の発生順序が固定しており、デユーテイ
もあらかじめ決められたものであつて、これらを
プログラムにより任意に変更することができなか
つた。このため、液晶表示装置のバツクプレート
及びセグメントの各端子と、液晶表示装置の駆動
装置をなすLSIの端子間の接続は固定していた。
また、デユーテイが固定しているために、例え
ば、あるときは1/16デユーテイで表示を行ない、
あるときは1/18デユーテイで表示を行なわせるよ
うにプログラムから制御することはできなかつ
た。液晶表示装置の特性上、デユーテイが低いほ
ど、表示品質がよくなるが、例えば、通常は表示
品質のよい1/16デユーテイで表示し、ときに表示
品質が少し悪くなつても画素の多い1/18デユーテ
イで表示するようなことはできなかつた。 本発明の目的は、バツクプレート信号を任意の
順序で発生させることができ、或いは、デユーテ
イを任意に設定することができるなど、広汎な用
途に汎用できる、ドツト・マトリツクス方式の液
晶表示装置の駆動装置を提供することである。 本発明の第一の特徴は、駆動装置のチツプ内に
RAMを内蔵し、そのRAMのデータに基づいて
バツクプレート信号及びセグメント信号を発生
し、従つて、RAMの内容によりバツクプレート
信号の発生順序を任意に定め得るよう構成されて
いることである。 本発明の第二の特徴は、駆動装置のチツプ内に
液晶駆動信号のデユーテイを決定するカウンター
を内蔵し、そのカウンターの動作状態を変えるこ
とにより、デユーテイを任意に設定し得るよう構
成されていることである。 本発明の第三の特徴は、駆動装置のチツプ内に
内蔵されているRAMの内容を個別に設けられた
中央制御ユニツトにより変更することができ、こ
の中央制御ユニツトとの間の信号授受に用いられ
るデータ線をそのまま利用して、デユーテイを決
定するカウンターの動作状態をも変更することが
できるよう構成されていることである。 以下、本発明の実施例を図面に基づいて説明す
る。 第１図は本発明実施例の全体を示すブロツク図
である。本発明の液晶表示装置（以下、LCDと
いう）の駆動装置（以下、ドライバーという）
は、１個のLSIを形成しており、その内容を大別
すると、表示データを記憶するRAM部１、
RAM内容を表示信号として取り出すシストレジ
スター部２、LCD表示信号を形成するためのｈ
及びＣカウンター部３、外部とのデータ転送を行
なうためのシリアル／パラレルコントロール部
４、チツプセレクト部５、オートクリアー部６、
LCDドライバー部７、クロツクジエネレーター
部８より構成されている。このLSIの外部接続端
子は、LCDのセグメント又はバツクプレートに
接続される端子S0…S63、LCDに電源を供給する
電源端子VA，VB，VM、チツプセレクト信号を与
える端子CS0…CS3、同期信号端子Ｈ、中央制御
ユニツトとバスラインを介して接続するための端
子CL0，LC，SD0などを備えている。 以下、各部ごとに項を分けて説明する。 (1) RAM部 本発明の実施例では、RAMは64×20ビツト
構成であり、RAMの各ビツトは、表示の１ド
ツトに対応している。第２図にRAMと表示と
の関係を示す。AD0〜AD7は、RAMアドレス
であり、AD0〜5は、ロー選択、AD6,7はカラム
選択である。H0〜H19はバツクプレートのタイ
ミングであり、H0〜7は、カラム選択AD6＝０、
AD7＝０に、H8〜15は、カラム選択AD6＝１、
AD7＝０に、H16〜19は、カラム選択AD6＝０、
AD7＝１に対応している。S0〜63はドライバー
の出力電極（以下、セグメント電極という）で
あり、ロー選択AD0〜AD5に対応している。実
際のRAM構成は、第３図に示すように、奇
数、偶数に分割され、アドレスA0はカラム選
択となつている。これは、バツクプレート信号
に対するセグメント信号（以下、セグメント信
号という）の奇数番号信号、偶数番号信号を分
割して取り出し、同時に別々のシフトレジスタ
ーにデータ転送を行なわせるためである。 第１図に示すように、RAMに対するアドレ
スは、A1〜A5とC0〜C4、データセレクター１
０には、A0、A6、A7とh0〜h4が与えられてい
るが、C0〜C4とh0〜h4は、RAM内容を順次取
り出してLCD表示のためのシリアル信号SR0、
SR1を構成するために与えられる。A0〜A7は、
外部とのデータ転送を行なうときにのみ、
RAMに与えられるフリツプフロツプ（以下、
Ｆ／Ｆと略記する）である。従つて通常は、
LCD表示を行なうために、C0〜C4、h0〜h4が
RAMのアドレス及びデータセレクターとして
与えられ、外部からのデータ転送は、割り込み
の形で与えられる。普通、この割込時は、表示
信号を与えるべきアドレスとは全く異なるアド
レスが与えられるので、その間、表示信号は乱
され、LCD表示として正常な表示はできなく
なる。このため本発明では、RAMの出力にデ
ータバツフアーを設けることにより、どのよう
なタイミングで外部からデータ転送の割り込み
がきても、常に表示信号は正しい信号を出力で
きるようにしている。 第３図に、第１図におけるアドレスコントロ
ーラー部９、データセレクター部１０の詳細を
示す。 第３図において、CSは、第１図に示すCS
Ｆ／Ｆ出力信号であり、後述するように、CS
＝１のときは、非セレクト状態にある。RAS、
RAFは、外部よりデータ転送を行なうときだ
け発生する信号であり、CS＝１でRASが発生
するとRAMアドレス及びセレクターは、A1〜
A7のアドレスに切り換えられる。CS＝０また
はRASが発生しないときは、RAMのローデコ
ーダーにはC0〜C4が、またカラムセレクター
には、h3、h4が与えられる。 ここでC0〜C4、h0〜h4は、第(3)項で説明して
いるとおり、LCDの表示信号を作るためのカ
ウンターであり、第６図に示すタイムチヤート
から明らかなように、例えば、バツクプレート
H19が発生している間、h0〜h4は“０”であ
り、RAMのカラムセレクトはAD6＝AD7＝０
に選択され、h0＝h1＝h2＝０であるから、SR0
にはm0、つまりRAMの偶数エリアの０ビツト
目のラインが、C0〜C4カウンターによつてス
キヤンされてシリアルデータが構成される。
SR1についても同様である。つまり、バツクプ
レートH19の間にシフトレジスターＡ，Ｂに
は、次のH0で与えるべき表示データがシフト
され、H19からH0への切り換わり時にラツチさ
れ、出力される。後h0〜h4カウンターが順次カ
ウントアツプされることによつて、RAM内容
を表示信号として取り出すことができる。 第３図において、mi、niフリツプフロツプ
は、クロツクがφN＝ のラツチタイプ
Ｆ／Ｆであり、CS＝０または、RAFが発生し
ないとき、つまり、φN＝HIGHのときは、入
力Mi，Niの内容をそのまま出力し、CS＝１
で、RAFが発生したとき、つまり、φN＝LOW
のときデータをホールドする。従つて、外部と
のデータ転送でRAS、RAFが発生し、RAM
出力が別の内容に変つても、その前の正しい表
示データをmi、niは記憶することができ、表
示信号が乱されることを防いでいる。RAF信
号がRAS信号を含む形にしているのは、RAM
のアドレス切り換えがRASであり、切換時の
RAM出力信号の変化を、mi、ni Ｆ／Ｆに伝
えないようにするためである。RAS、RAFに
ついては、第(4)項で詳述する。 (2) シフトレジスター部 RAM内容を表示信号として取り出す手段と
しては、本来バイト単位で出力されるRAM出
力をシリアル信号に変換し、これをシフトレジ
スターに転送しLCD信号に同期したクロツク
φSでラツチし、セグメント信号を得ている。第
１図に示すように、シフトレジスターはＡ、Ｂ
二つのブロツクに分割され、Ａはセグメント電
極の奇数番号、Ｂはセグメント電極の偶数番号
に対応して構成されている。このようにシフト
レジスターを偶数、奇数の二つに分割したの
は、LSIの出力ピンをやはり偶数、奇数の二つ
に分割して出力するためである。 第５図は、本発明によるLCDドライバーLSI
に対応したLCDパターン図である。本LSIの応
用としては、漢字やグラフイツク表示がある
が、これらはセグメント数が多く、端子として
セグメント信号を取り出すには、端子ピツチの
制約から１つおきに上下に分けて取り出すこと
が必要である。 従つて、LSIのセグメント信号とLCDセグメ
ント端子の接続において交差なしにするため
に、LSIの出力ピンも偶数、奇数の二つに分割
して出力させている。さらに、Ａ、Ｂ二つのブ
ロツクに分割した他の理由としては、LCDド
ライバーLSIの消費電力を少なくするためであ
る。Ａ、Ｂ二つのブロツクに分割することによ
つて、RAMデータをシフトレジスターに転送
するクロツクは、32個で済む。もし分割しなけ
れば、64個の転送クロツクが必要となり、一定
時間内に64個の転送クロツクを作るためには、
基本発振は倍にしなければならず、本実施例の
ようにCMOSで構成する場合には、消費電力
は２倍となる。 (3) ｈ及びＣカウンター部 第６図に、ｈ、Ｃカウンターのタイムチヤー
トを、第７図に、ｈ、Ｃカウンターとその周辺
の詳細を示す。クロツクジエネレーター８によ
り発生した基本クロツクφ1によつてＣカウン
ターはカウント動作を行ない、C4C3C2C1C0＝
１のときクロツクφSを発生する。Ｃカウンター
のリセツト端子には、信号Ｈが接続されてお
り、このＨによつて同期がとられる。Ｃカウン
ターは32進のカウンターである。ｈカウンター
は、φsをクロツクとするカウンターであるが、
リセツトは、HR＝Ｈ＋HORで与えられる。
Ｈは同期のための信号であり、HORはＮレジ
スター（N0〜N3）１８の値によつて決められ
る。Ｎレジスター１８は、外部よりその値を設
定できる。第７図に示すROMマトリクスは、
Ｎの値によつてｈカウンターのリセツト信号
HORの発生回路である。 第６図のタイムチヤートでは、HORは、h4
h3 2h1h0のタイミングで発生し、ｈカウンター
は20進となつている。HS Ｆ／Ｆは、クロツク
がφsで入力は（HSHOR）で構成されて
いるため、Ｈ信号によつて同期がとられ、
HOR毎に反転する。 以上のことから明らかなように、ｈカウンタ
ー１５のカウント数はLCDバツクプレートの
デユーテイを決めるものであり、従つてＮレジ
スター１８はデユーテイ設定のためのレジスタ
ーである。また、HSはLCDの交番電圧を構成
するための信号である。 (4) シリアル／パラレルコントロール部 内部のデータ処理はすべてパラレルに行なわ
れており、外部とはシリアルにデータ転送を行
なうため、シリアル／パラレル変換が必要であ
る。 第１図においてＬレジスター１９は、シリア
ルイン・パラレルアウト及びパラレルイン・シ
リアルアウトを機能をもつシフトレジスターで
あり、SD0はシリアルデータバス、CL0はシリ
アル転送クロツク、LCは同期信号である。 外部よりシリアルに転送されてきた８ビツト
データは、Ｌレジスター１９に一時記憶され、
内部のRAMアドレスまたは、チツプセレクト
とデユーテイのデータ、または、RAMに書き
込まれるデータとして与えられる。RAMの内
容を外部に取り出すときには、RAMデータを
まずＬレジスター１９にパラレルインしてか
ら、シフト機能によつて外部にシリアルデータ
として取り出される。 以上の各データ転送の種類を区別するため
に、８ビツトのシリアルデータの前に２ビツト
付加し、00、01、10、11の４通りを検出して各
データ転送を行なわせる。 ここで、00は、デユーテイ及びチツプセレク
トデータの書き込み 01は、RAMアドレスデータの書き込み 10は、RAMデータの書き込み 11は、RAMデータの読み出し を行なう。ここで、RAMデータの書き込み、
または読み出しを行なつた後、RAMアドレス
Ａは自動的に＋１インクリメントされる。これ
は、連続的なRAMとのデータ転送において、
毎回のアドレス指定の繁雑さを防ぐためであ
る。 第８図に、シリアル／パラレルコントロール
部の詳細を示す。また第９図にシリアルデータ
転送のタイムチヤートを示す。 シリアル転送動作は、CL0を基本クロツクと
してLCの立ち上がりからスタートする。Ｋカ
ウンター２１は４ビツトのバイナリーカウンタ
ーであり、LCが“１”の間、カウント動作を
行ない、LCが“０”になるとリセツトされる。
Ｋカウンターが０から14までカウントして、１
つのシリアルデータ転送は完了する。データは
８ビツトであるが、前に２ビツトを付加し、デ
ータの種類を区別する。φLS0、φLS1は、この
コントロール２ビツトの内容を受け取るクロツ
クであり、LS0、LS1フリツプフロツプは、コ
ントロール２ビツト（第９図におけるＡ、Ｂの
内容）をシリアルデータ転送区間スタテイツク
に記憶する。φLはＬレジスターのクロツクで
あり、Ｋカウンターが２、３、４、５、６、
７、８、９及び12のときに出るクロツクであ
り、前の８発のクロツクはＬレジスター１９が
シフト動作を行ない、最後のクロツクは内蔵
RAM内容を取り込むクロツクである。この区
別は、Ｌレジスター１９の入力ゲートをコント
ロールするK3・K2信号によつてなされる。 RASはＫカウンター２１が10、11、12の間、
RAFは９、10、11、12、13の間、出される信
号であり、RASはチツプセレクト、デユーテ
イの書き込み、アドレスの書き込みクロツクと
して用いられる。また、RAMへのデータの書
き込み、読み出し時のアドレス切換としても用
いられる。RAFは第(1)項で述べた通りである。 SD0は、第８図に示すように、双方向のデー
タ線であり、通常は入力であるが、SDDフリ
ツプフロツプが“１”のときは、出力となる。
SDDは、第１０図のタイムチヤートに示すよ
うに、RAMデータの外部に読み出すときのみ
セツトするフリツプフロツプであり、コントロ
ール２ビツトが与えられてから、RAMデータ
のシリアル信号を外部に送信するために転送終
了までセツトする信号である。 ●チツプセレクト、デユーテイの書き込み 第１０図にタイムチヤートを示す。コント
ロールビツト00を送ると、LS0＝０、LS1＝
０となり、φCSクロツクが発生する。φCSの
立ち上がり時にはＬレジスターにはコントロ
ールビツトに続くシリアルデータ８ビツトの
シフトが完了しており、８ビツトの中で上位
４ビツトL4〜L7の内容は、Ｎレジスターに
書き込まれる。また、第８図のCSフリツプ
フロツプ２２の入力条件に示すように外部チ
ツプセレクト端子CS0〜CS3に与えられたコ
ードと、シリアルデータ８ビツトの下位４ビ
ツトL0〜L3の内容が一致しておれば、CSは
セツトされ、不一致であればリセツトする。
つまり、多数個接続されたドライバーLSIに
チツプセレクトデータを転送した場合、その
コードに一致するように選択されたチツプの
CSはセツトされ、そのコードに一致しない
他のチツプのCSはすべてリセツトされる。
ここで、L4＝L5＝L6＝L7＝１の場合は、
φCSは禁止される。これは、このコードのと
きだけチツプセレクト及びデユーテイの設定
を禁止し、オートクリアーの解除を行なわせ
るためである。以下に示すアドレスの書き込
み、RAMへのデータ転送は、CSがセツトし
ているときのみ有効である。 ●アドレスデータの書き込み 第１０図にタイムチヤートを示す。コント
ロール２ビツト“01”が与えられると、LS0
＝０、LS1＝１となり、φAクロツクが発生
する。φAの立ち上がり時には、コントロー
ルビツトに続くシリアルデータ８ビツトはＬ
レジスターにシフト完了しており、第８図に
示すように、LS0＝０であるから、アドレス
フリツプフロツプA0〜A7の入力は、L0〜L7
となり、アドレスデータの書き込みが行なわ
れる。 ●RAMデータの書き込み 第１０図にタイムチヤートを示す。コント
ロール２ビツト“10”が与えられると、LS0
＝１、LS1＝０となり、RAMに対する書き
込みクロツクWRが発生する。WRは、RAS
信号の間に発生するクロツクであり、RAS
が出ている間には、コントロールビツトに続
くシリアルデータ８ビツトは、Ｌレジスター
にシフト完了しており、第４図に示すよう
に、L0〜L7はRAM入力として与えられ、
WRクロツクによつてRAMに書き込まれる。
このときのアドレスは、RAS信号によつて、
ローデコーダー、カラムデコーダーにはA0
〜A7が与えられており、A0〜A7で示される
アドレスにデータが書き込まれる。ここでＫ
カウンターが13の位置φAクロツクが発生す
る。第８図に示すように、LS0＝１であるか
ら、このφAによつてA0〜A7は＋１インクリ
メントされる。これは、内部RAMに対して
連続してデータを書き込む場合、毎回アドレ
ス指定をしなくても、データを書き込むだけ
でアドレスは＋１インクリメントされ、毎回
のアドレス指定が必要なく、早くデータ転送
を行なうことができる。 ●RAMデータの読み出し 第１０図にタイムチヤートを示す。コント
ロール２ビツト“11”を送ると、LS0＝１、
LS1＝１となり、シリアルデータの次のビツ
トからSDDがセツトされ、第８図に示すよ
うに、SD0にはＬレジスターの最下位ビツト
L0が与えられ、クロツクφLによつてＬレジ
スター１９の内容がシフトされ、シリアルデ
ータとしてSD0より外部に与えられる。ここ
でＬレジスター１９には、アドレスA0〜A7
に示されるRAMのデータが記憶されてい
る。これは次の理由による。 このRAMデータの読み出しを行なう前に
は、必らず第１０図に示す４つの動作が行な
われている。そして、この４つの動作に共通
しているのは、第９図におけるクロツクφL
及びRASが常に与えられていることである。 クロツクφLの最後に与えられるクロツク
の立ち上がり時は、RAMに対してはRAS信
号が出ているため、アドレスはA0〜A7が与
えられ、RAM出力O0〜O7は、A0〜A7で示
されるRAMの内容が出力されている。 一方、第８図に示すように、Ｌレジスター
１９の入力には、O0〜O7が与えられており、
φLの最後のクロツクの立ち上がりによつて
Ｌレジスター１９には、A0〜A7で示される
RAMの内容が読み込まれる。従つて、
RAMデータの読み出しをスタートしたとき
には、Ｌレジスター１９には常にRAM内容
が記憶されており、これをシフトして外部に
取り出すことによつてRAMデータの内容を
読み出すことができる。 RAMデータの読み出しの最後でφAクロ
ツクが発生するのは、RAMデータの書き込
みと全く同じ理由による。 (5) LCDドライバー部 第１１図にLCDドライバー部の詳細を示す。
シフトレジスターの入力には、HSとSR0、HS
とSR1のEXCULSIVE ORが与えられている。
これは、HSの周期に合わせて反転信号を作る
ためである。φ1、φsは第６図のタイムチヤー
トに示すφ1、φsと同一であり、シリアルデー
タに変換されたSR0、SR1信号は、φ1クロツク
によつてシフトレジスターにシフトされ、φs
クロツクによつて次段のフリツプフロツプにラ
ツチされる。第１１図におけるSG0〜SG63は、
φs同期でラツチされたセグメント信号である。
＃１、＃２はLCDドライバーセルであつて、
第１２図及び第１３図にその構成を示す。ここ
で、第１３図はLCDのセグメント専用のドラ
イバーであるが、第１２図はセグメント／バツ
クプレート両用のドライバーであり、LSIのマ
スクを変更するだけで、セグメントにもバツク
プレートにもなるドライバーセルである。本実
施例では、S0〜S19が＃１タイプのドライバー
セルを使用しており、S0〜S19はバツクプレー
トとしても、またセグメントとしても出力でき
る。第１４図は、LCDドライバーの電源を構
成するものであり、第１７図に表示のタイムチ
ヤートを示す。また、第１５図及び第１６図に
＃１タイプのドライバーセルをセグメント、ま
たはバツクプレートに選択した場合の接続を示
す。 ここで本発明の利点は、バツクプレート信号
及びセグメント信号を区別するのは、最終のド
ライバー部で出力をバツクプレートタイプか、
セグメントタイプのどちらかに選択することだ
けで決定され、RAMデータとしてはバツクプ
レートもセグメントも同一の取扱いができるこ
とである。 第１８図に、S0〜S19をバツクプレートとし
た場合のRAMデータ配置を示す。この場合、
Ｎレジスターにはデユーテイが1/20となるよう
にデータがセツトされ、ｈカウンターは第６図
に示すようにカウントする。H19のタイミング
で、A7A6＝00のRAMの０ビツト目のラインが
シフトレジスターに転送され、ラツチクロツク
φsによつて次のH0のタイミングでは、SG0〜
SG63のフリツプフロツプにデータが出力され
る。SG0に対するLCDドライバーは、いま第１
６図に示すタイプが選択されている。またシフ
トレジスター入力は、SR0HS、SR1HSで
構成されているので、SG0の出力波形は、第１
７図ｅに示す波形となり、第１７図ａに示すよ
うなバツクプレート波形となる。SG20〜SG63
は、セグメント電極として第１３図に示すドラ
イバーであるので、その内容に応じて、例えば
第１７図ｂに示すような波形となる。ここでＮ
レジスター１８は設定を変えれば、LCDに対
するデユーテイは任意に変えることができる。
また、バツクプレート信号の出る順序もRAM
データを変えることにより任意に変えることが
できる。 この第１８図のRAMにおいては、下記のア
ドレスにバツクプレートの駆動順序データが書
き込まれ、下記以外のアドレスにセグメント信
号データが書き込まれる。
ート信号の発生順序が固定しており、デユーテイ
もあらかじめ決められたものであつて、これらを
プログラムにより任意に変更することができなか
つた。このため、液晶表示装置のバツクプレート
及びセグメントの各端子と、液晶表示装置の駆動
装置をなすLSIの端子間の接続は固定していた。
また、デユーテイが固定しているために、例え
ば、あるときは1/16デユーテイで表示を行ない、
あるときは1/18デユーテイで表示を行なわせるよ
うにプログラムから制御することはできなかつ
た。液晶表示装置の特性上、デユーテイが低いほ
ど、表示品質がよくなるが、例えば、通常は表示
品質のよい1/16デユーテイで表示し、ときに表示
品質が少し悪くなつても画素の多い1/18デユーテ
イで表示するようなことはできなかつた。 本発明の目的は、バツクプレート信号を任意の
順序で発生させることができ、或いは、デユーテ
イを任意に設定することができるなど、広汎な用
途に汎用できる、ドツト・マトリツクス方式の液
晶表示装置の駆動装置を提供することである。 本発明の第一の特徴は、駆動装置のチツプ内に
RAMを内蔵し、そのRAMのデータに基づいて
バツクプレート信号及びセグメント信号を発生
し、従つて、RAMの内容によりバツクプレート
信号の発生順序を任意に定め得るよう構成されて
いることである。 本発明の第二の特徴は、駆動装置のチツプ内に
液晶駆動信号のデユーテイを決定するカウンター
を内蔵し、そのカウンターの動作状態を変えるこ
とにより、デユーテイを任意に設定し得るよう構
成されていることである。 本発明の第三の特徴は、駆動装置のチツプ内に
内蔵されているRAMの内容を個別に設けられた
中央制御ユニツトにより変更することができ、こ
の中央制御ユニツトとの間の信号授受に用いられ
るデータ線をそのまま利用して、デユーテイを決
定するカウンターの動作状態をも変更することが
できるよう構成されていることである。 以下、本発明の実施例を図面に基づいて説明す
る。 第１図は本発明実施例の全体を示すブロツク図
である。本発明の液晶表示装置（以下、LCDと
いう）の駆動装置（以下、ドライバーという）
は、１個のLSIを形成しており、その内容を大別
すると、表示データを記憶するRAM部１、
RAM内容を表示信号として取り出すシストレジ
スター部２、LCD表示信号を形成するためのｈ
及びＣカウンター部３、外部とのデータ転送を行
なうためのシリアル／パラレルコントロール部
４、チツプセレクト部５、オートクリアー部６、
LCDドライバー部７、クロツクジエネレーター
部８より構成されている。このLSIの外部接続端
子は、LCDのセグメント又はバツクプレートに
接続される端子S0…S63、LCDに電源を供給する
電源端子VA，VB，VM、チツプセレクト信号を与
える端子CS0…CS3、同期信号端子Ｈ、中央制御
ユニツトとバスラインを介して接続するための端
子CL0，LC，SD0などを備えている。 以下、各部ごとに項を分けて説明する。 (1) RAM部 本発明の実施例では、RAMは64×20ビツト
構成であり、RAMの各ビツトは、表示の１ド
ツトに対応している。第２図にRAMと表示と
の関係を示す。AD0〜AD7は、RAMアドレス
であり、AD0〜5は、ロー選択、AD6,7はカラム
選択である。H0〜H19はバツクプレートのタイ
ミングであり、H0〜7は、カラム選択AD6＝０、
AD7＝０に、H8〜15は、カラム選択AD6＝１、
AD7＝０に、H16〜19は、カラム選択AD6＝０、
AD7＝１に対応している。S0〜63はドライバー
の出力電極（以下、セグメント電極という）で
あり、ロー選択AD0〜AD5に対応している。実
際のRAM構成は、第３図に示すように、奇
数、偶数に分割され、アドレスA0はカラム選
択となつている。これは、バツクプレート信号
に対するセグメント信号（以下、セグメント信
号という）の奇数番号信号、偶数番号信号を分
割して取り出し、同時に別々のシフトレジスタ
ーにデータ転送を行なわせるためである。 第１図に示すように、RAMに対するアドレ
スは、A1〜A5とC0〜C4、データセレクター１
０には、A0、A6、A7とh0〜h4が与えられてい
るが、C0〜C4とh0〜h4は、RAM内容を順次取
り出してLCD表示のためのシリアル信号SR0、
SR1を構成するために与えられる。A0〜A7は、
外部とのデータ転送を行なうときにのみ、
RAMに与えられるフリツプフロツプ（以下、
Ｆ／Ｆと略記する）である。従つて通常は、
LCD表示を行なうために、C0〜C4、h0〜h4が
RAMのアドレス及びデータセレクターとして
与えられ、外部からのデータ転送は、割り込み
の形で与えられる。普通、この割込時は、表示
信号を与えるべきアドレスとは全く異なるアド
レスが与えられるので、その間、表示信号は乱
され、LCD表示として正常な表示はできなく
なる。このため本発明では、RAMの出力にデ
ータバツフアーを設けることにより、どのよう
なタイミングで外部からデータ転送の割り込み
がきても、常に表示信号は正しい信号を出力で
きるようにしている。 第３図に、第１図におけるアドレスコントロ
ーラー部９、データセレクター部１０の詳細を
示す。 第３図において、CSは、第１図に示すCS
Ｆ／Ｆ出力信号であり、後述するように、CS
＝１のときは、非セレクト状態にある。RAS、
RAFは、外部よりデータ転送を行なうときだ
け発生する信号であり、CS＝１でRASが発生
するとRAMアドレス及びセレクターは、A1〜
A7のアドレスに切り換えられる。CS＝０また
はRASが発生しないときは、RAMのローデコ
ーダーにはC0〜C4が、またカラムセレクター
には、h3、h4が与えられる。 ここでC0〜C4、h0〜h4は、第(3)項で説明して
いるとおり、LCDの表示信号を作るためのカ
ウンターであり、第６図に示すタイムチヤート
から明らかなように、例えば、バツクプレート
H19が発生している間、h0〜h4は“０”であ
り、RAMのカラムセレクトはAD6＝AD7＝０
に選択され、h0＝h1＝h2＝０であるから、SR0
にはm0、つまりRAMの偶数エリアの０ビツト
目のラインが、C0〜C4カウンターによつてス
キヤンされてシリアルデータが構成される。
SR1についても同様である。つまり、バツクプ
レートH19の間にシフトレジスターＡ，Ｂに
は、次のH0で与えるべき表示データがシフト
され、H19からH0への切り換わり時にラツチさ
れ、出力される。後h0〜h4カウンターが順次カ
ウントアツプされることによつて、RAM内容
を表示信号として取り出すことができる。 第３図において、mi、niフリツプフロツプ
は、クロツクがφN＝ のラツチタイプ
Ｆ／Ｆであり、CS＝０または、RAFが発生し
ないとき、つまり、φN＝HIGHのときは、入
力Mi，Niの内容をそのまま出力し、CS＝１
で、RAFが発生したとき、つまり、φN＝LOW
のときデータをホールドする。従つて、外部と
のデータ転送でRAS、RAFが発生し、RAM
出力が別の内容に変つても、その前の正しい表
示データをmi、niは記憶することができ、表
示信号が乱されることを防いでいる。RAF信
号がRAS信号を含む形にしているのは、RAM
のアドレス切り換えがRASであり、切換時の
RAM出力信号の変化を、mi、ni Ｆ／Ｆに伝
えないようにするためである。RAS、RAFに
ついては、第(4)項で詳述する。 (2) シフトレジスター部 RAM内容を表示信号として取り出す手段と
しては、本来バイト単位で出力されるRAM出
力をシリアル信号に変換し、これをシフトレジ
スターに転送しLCD信号に同期したクロツク
φSでラツチし、セグメント信号を得ている。第
１図に示すように、シフトレジスターはＡ、Ｂ
二つのブロツクに分割され、Ａはセグメント電
極の奇数番号、Ｂはセグメント電極の偶数番号
に対応して構成されている。このようにシフト
レジスターを偶数、奇数の二つに分割したの
は、LSIの出力ピンをやはり偶数、奇数の二つ
に分割して出力するためである。 第５図は、本発明によるLCDドライバーLSI
に対応したLCDパターン図である。本LSIの応
用としては、漢字やグラフイツク表示がある
が、これらはセグメント数が多く、端子として
セグメント信号を取り出すには、端子ピツチの
制約から１つおきに上下に分けて取り出すこと
が必要である。 従つて、LSIのセグメント信号とLCDセグメ
ント端子の接続において交差なしにするため
に、LSIの出力ピンも偶数、奇数の二つに分割
して出力させている。さらに、Ａ、Ｂ二つのブ
ロツクに分割した他の理由としては、LCDド
ライバーLSIの消費電力を少なくするためであ
る。Ａ、Ｂ二つのブロツクに分割することによ
つて、RAMデータをシフトレジスターに転送
するクロツクは、32個で済む。もし分割しなけ
れば、64個の転送クロツクが必要となり、一定
時間内に64個の転送クロツクを作るためには、
基本発振は倍にしなければならず、本実施例の
ようにCMOSで構成する場合には、消費電力
は２倍となる。 (3) ｈ及びＣカウンター部 第６図に、ｈ、Ｃカウンターのタイムチヤー
トを、第７図に、ｈ、Ｃカウンターとその周辺
の詳細を示す。クロツクジエネレーター８によ
り発生した基本クロツクφ1によつてＣカウン
ターはカウント動作を行ない、C4C3C2C1C0＝
１のときクロツクφSを発生する。Ｃカウンター
のリセツト端子には、信号Ｈが接続されてお
り、このＨによつて同期がとられる。Ｃカウン
ターは32進のカウンターである。ｈカウンター
は、φsをクロツクとするカウンターであるが、
リセツトは、HR＝Ｈ＋HORで与えられる。
Ｈは同期のための信号であり、HORはＮレジ
スター（N0〜N3）１８の値によつて決められ
る。Ｎレジスター１８は、外部よりその値を設
定できる。第７図に示すROMマトリクスは、
Ｎの値によつてｈカウンターのリセツト信号
HORの発生回路である。 第６図のタイムチヤートでは、HORは、h4
h3 2h1h0のタイミングで発生し、ｈカウンター
は20進となつている。HS Ｆ／Ｆは、クロツク
がφsで入力は（HSHOR）で構成されて
いるため、Ｈ信号によつて同期がとられ、
HOR毎に反転する。 以上のことから明らかなように、ｈカウンタ
ー１５のカウント数はLCDバツクプレートの
デユーテイを決めるものであり、従つてＮレジ
スター１８はデユーテイ設定のためのレジスタ
ーである。また、HSはLCDの交番電圧を構成
するための信号である。 (4) シリアル／パラレルコントロール部 内部のデータ処理はすべてパラレルに行なわ
れており、外部とはシリアルにデータ転送を行
なうため、シリアル／パラレル変換が必要であ
る。 第１図においてＬレジスター１９は、シリア
ルイン・パラレルアウト及びパラレルイン・シ
リアルアウトを機能をもつシフトレジスターで
あり、SD0はシリアルデータバス、CL0はシリ
アル転送クロツク、LCは同期信号である。 外部よりシリアルに転送されてきた８ビツト
データは、Ｌレジスター１９に一時記憶され、
内部のRAMアドレスまたは、チツプセレクト
とデユーテイのデータ、または、RAMに書き
込まれるデータとして与えられる。RAMの内
容を外部に取り出すときには、RAMデータを
まずＬレジスター１９にパラレルインしてか
ら、シフト機能によつて外部にシリアルデータ
として取り出される。 以上の各データ転送の種類を区別するため
に、８ビツトのシリアルデータの前に２ビツト
付加し、00、01、10、11の４通りを検出して各
データ転送を行なわせる。 ここで、00は、デユーテイ及びチツプセレク
トデータの書き込み 01は、RAMアドレスデータの書き込み 10は、RAMデータの書き込み 11は、RAMデータの読み出し を行なう。ここで、RAMデータの書き込み、
または読み出しを行なつた後、RAMアドレス
Ａは自動的に＋１インクリメントされる。これ
は、連続的なRAMとのデータ転送において、
毎回のアドレス指定の繁雑さを防ぐためであ
る。 第８図に、シリアル／パラレルコントロール
部の詳細を示す。また第９図にシリアルデータ
転送のタイムチヤートを示す。 シリアル転送動作は、CL0を基本クロツクと
してLCの立ち上がりからスタートする。Ｋカ
ウンター２１は４ビツトのバイナリーカウンタ
ーであり、LCが“１”の間、カウント動作を
行ない、LCが“０”になるとリセツトされる。
Ｋカウンターが０から14までカウントして、１
つのシリアルデータ転送は完了する。データは
８ビツトであるが、前に２ビツトを付加し、デ
ータの種類を区別する。φLS0、φLS1は、この
コントロール２ビツトの内容を受け取るクロツ
クであり、LS0、LS1フリツプフロツプは、コ
ントロール２ビツト（第９図におけるＡ、Ｂの
内容）をシリアルデータ転送区間スタテイツク
に記憶する。φLはＬレジスターのクロツクで
あり、Ｋカウンターが２、３、４、５、６、
７、８、９及び12のときに出るクロツクであ
り、前の８発のクロツクはＬレジスター１９が
シフト動作を行ない、最後のクロツクは内蔵
RAM内容を取り込むクロツクである。この区
別は、Ｌレジスター１９の入力ゲートをコント
ロールするK3・K2信号によつてなされる。 RASはＫカウンター２１が10、11、12の間、
RAFは９、10、11、12、13の間、出される信
号であり、RASはチツプセレクト、デユーテ
イの書き込み、アドレスの書き込みクロツクと
して用いられる。また、RAMへのデータの書
き込み、読み出し時のアドレス切換としても用
いられる。RAFは第(1)項で述べた通りである。 SD0は、第８図に示すように、双方向のデー
タ線であり、通常は入力であるが、SDDフリ
ツプフロツプが“１”のときは、出力となる。
SDDは、第１０図のタイムチヤートに示すよ
うに、RAMデータの外部に読み出すときのみ
セツトするフリツプフロツプであり、コントロ
ール２ビツトが与えられてから、RAMデータ
のシリアル信号を外部に送信するために転送終
了までセツトする信号である。 ●チツプセレクト、デユーテイの書き込み 第１０図にタイムチヤートを示す。コント
ロールビツト00を送ると、LS0＝０、LS1＝
０となり、φCSクロツクが発生する。φCSの
立ち上がり時にはＬレジスターにはコントロ
ールビツトに続くシリアルデータ８ビツトの
シフトが完了しており、８ビツトの中で上位
４ビツトL4〜L7の内容は、Ｎレジスターに
書き込まれる。また、第８図のCSフリツプ
フロツプ２２の入力条件に示すように外部チ
ツプセレクト端子CS0〜CS3に与えられたコ
ードと、シリアルデータ８ビツトの下位４ビ
ツトL0〜L3の内容が一致しておれば、CSは
セツトされ、不一致であればリセツトする。
つまり、多数個接続されたドライバーLSIに
チツプセレクトデータを転送した場合、その
コードに一致するように選択されたチツプの
CSはセツトされ、そのコードに一致しない
他のチツプのCSはすべてリセツトされる。
ここで、L4＝L5＝L6＝L7＝１の場合は、
φCSは禁止される。これは、このコードのと
きだけチツプセレクト及びデユーテイの設定
を禁止し、オートクリアーの解除を行なわせ
るためである。以下に示すアドレスの書き込
み、RAMへのデータ転送は、CSがセツトし
ているときのみ有効である。 ●アドレスデータの書き込み 第１０図にタイムチヤートを示す。コント
ロール２ビツト“01”が与えられると、LS0
＝０、LS1＝１となり、φAクロツクが発生
する。φAの立ち上がり時には、コントロー
ルビツトに続くシリアルデータ８ビツトはＬ
レジスターにシフト完了しており、第８図に
示すように、LS0＝０であるから、アドレス
フリツプフロツプA0〜A7の入力は、L0〜L7
となり、アドレスデータの書き込みが行なわ
れる。 ●RAMデータの書き込み 第１０図にタイムチヤートを示す。コント
ロール２ビツト“10”が与えられると、LS0
＝１、LS1＝０となり、RAMに対する書き
込みクロツクWRが発生する。WRは、RAS
信号の間に発生するクロツクであり、RAS
が出ている間には、コントロールビツトに続
くシリアルデータ８ビツトは、Ｌレジスター
にシフト完了しており、第４図に示すよう
に、L0〜L7はRAM入力として与えられ、
WRクロツクによつてRAMに書き込まれる。
このときのアドレスは、RAS信号によつて、
ローデコーダー、カラムデコーダーにはA0
〜A7が与えられており、A0〜A7で示される
アドレスにデータが書き込まれる。ここでＫ
カウンターが13の位置φAクロツクが発生す
る。第８図に示すように、LS0＝１であるか
ら、このφAによつてA0〜A7は＋１インクリ
メントされる。これは、内部RAMに対して
連続してデータを書き込む場合、毎回アドレ
ス指定をしなくても、データを書き込むだけ
でアドレスは＋１インクリメントされ、毎回
のアドレス指定が必要なく、早くデータ転送
を行なうことができる。 ●RAMデータの読み出し 第１０図にタイムチヤートを示す。コント
ロール２ビツト“11”を送ると、LS0＝１、
LS1＝１となり、シリアルデータの次のビツ
トからSDDがセツトされ、第８図に示すよ
うに、SD0にはＬレジスターの最下位ビツト
L0が与えられ、クロツクφLによつてＬレジ
スター１９の内容がシフトされ、シリアルデ
ータとしてSD0より外部に与えられる。ここ
でＬレジスター１９には、アドレスA0〜A7
に示されるRAMのデータが記憶されてい
る。これは次の理由による。 このRAMデータの読み出しを行なう前に
は、必らず第１０図に示す４つの動作が行な
われている。そして、この４つの動作に共通
しているのは、第９図におけるクロツクφL
及びRASが常に与えられていることである。 クロツクφLの最後に与えられるクロツク
の立ち上がり時は、RAMに対してはRAS信
号が出ているため、アドレスはA0〜A7が与
えられ、RAM出力O0〜O7は、A0〜A7で示
されるRAMの内容が出力されている。 一方、第８図に示すように、Ｌレジスター
１９の入力には、O0〜O7が与えられており、
φLの最後のクロツクの立ち上がりによつて
Ｌレジスター１９には、A0〜A7で示される
RAMの内容が読み込まれる。従つて、
RAMデータの読み出しをスタートしたとき
には、Ｌレジスター１９には常にRAM内容
が記憶されており、これをシフトして外部に
取り出すことによつてRAMデータの内容を
読み出すことができる。 RAMデータの読み出しの最後でφAクロ
ツクが発生するのは、RAMデータの書き込
みと全く同じ理由による。 (5) LCDドライバー部 第１１図にLCDドライバー部の詳細を示す。
シフトレジスターの入力には、HSとSR0、HS
とSR1のEXCULSIVE ORが与えられている。
これは、HSの周期に合わせて反転信号を作る
ためである。φ1、φsは第６図のタイムチヤー
トに示すφ1、φsと同一であり、シリアルデー
タに変換されたSR0、SR1信号は、φ1クロツク
によつてシフトレジスターにシフトされ、φs
クロツクによつて次段のフリツプフロツプにラ
ツチされる。第１１図におけるSG0〜SG63は、
φs同期でラツチされたセグメント信号である。
＃１、＃２はLCDドライバーセルであつて、
第１２図及び第１３図にその構成を示す。ここ
で、第１３図はLCDのセグメント専用のドラ
イバーであるが、第１２図はセグメント／バツ
クプレート両用のドライバーであり、LSIのマ
スクを変更するだけで、セグメントにもバツク
プレートにもなるドライバーセルである。本実
施例では、S0〜S19が＃１タイプのドライバー
セルを使用しており、S0〜S19はバツクプレー
トとしても、またセグメントとしても出力でき
る。第１４図は、LCDドライバーの電源を構
成するものであり、第１７図に表示のタイムチ
ヤートを示す。また、第１５図及び第１６図に
＃１タイプのドライバーセルをセグメント、ま
たはバツクプレートに選択した場合の接続を示
す。 ここで本発明の利点は、バツクプレート信号
及びセグメント信号を区別するのは、最終のド
ライバー部で出力をバツクプレートタイプか、
セグメントタイプのどちらかに選択することだ
けで決定され、RAMデータとしてはバツクプ
レートもセグメントも同一の取扱いができるこ
とである。 第１８図に、S0〜S19をバツクプレートとし
た場合のRAMデータ配置を示す。この場合、
Ｎレジスターにはデユーテイが1/20となるよう
にデータがセツトされ、ｈカウンターは第６図
に示すようにカウントする。H19のタイミング
で、A7A6＝00のRAMの０ビツト目のラインが
シフトレジスターに転送され、ラツチクロツク
φsによつて次のH0のタイミングでは、SG0〜
SG63のフリツプフロツプにデータが出力され
る。SG0に対するLCDドライバーは、いま第１
６図に示すタイプが選択されている。またシフ
トレジスター入力は、SR0HS、SR1HSで
構成されているので、SG0の出力波形は、第１
７図ｅに示す波形となり、第１７図ａに示すよ
うなバツクプレート波形となる。SG20〜SG63
は、セグメント電極として第１３図に示すドラ
イバーであるので、その内容に応じて、例えば
第１７図ｂに示すような波形となる。ここでＮ
レジスター１８は設定を変えれば、LCDに対
するデユーテイは任意に変えることができる。
また、バツクプレート信号の出る順序もRAM
データを変えることにより任意に変えることが
できる。 この第１８図のRAMにおいては、下記のア
ドレスにバツクプレートの駆動順序データが書
き込まれ、下記以外のアドレスにセグメント信
号データが書き込まれる。
【表】
【表】
(6) その他
本LSIのセグメント信号は、S0〜S63の64本
であり、通常はこのLSIを複数個使用する。こ
の場合、複数個の中からどれか１つのLSIを選
択するために、チツプセレクト端子CS0〜CS3
を設けている。４本のチツプセレクト端子によ
つて最高16個のLCDドライバーLSIを接続でき
る。 また、オートクリアー部６を設け、電源投入
後すぐに内部フリツプフロツプACLをセツト
し、ACLがセツトしている間は、シフトレジ
スターへのデータを常に“０”にし、LCDに
対しては“OFF”状態を保つようにして、ソ
フトウエアにてバツクプレート、セグメントを
初期の値に設定し、またデユーテイも設定して
から、上記のACLをリセツトすれば、LCDは
“OFF”状態から正常な表示へ移行するように
している。 本発明によるLCDドライバーLSIは、ドライ
バー単独でも表示機能をもたせるためにクロツ
クジエネレーター８を内蔵している。複数個の
ドライバーを接続する場合には、その中の１つ
がクロツクジエネレーターによつてクロツクを
発振させ、他のチツプは基本クロツクと同期信
号を受け取ることによつて全体の同期を計つて
いる。第１図に示すφが基本クロツクであり、
Ｈが同期信号である。このＨ信号は、LCDの
１フレーム毎に発生する信号であり、１フレー
ム毎に同期がとられる。Ｈ信号によつてｈ、Ｃ
カウンター及びHSがリセツトされて同期化さ
れることは第７図で示したが、Ｈは第１９図に
示す回路によつて発生する信号であつて、くり
返し信号の中で最も周期の長い信号であり、パ
ルス幅はφ1クロツクの一周期と同じである。 第１９図に示すように、Ｈ信号は外部へ供給
する場合と、外部から供給される場合の２通り
があり、これはマスクによつて切り換えること
ができる。 以上説明したように、本発明によれば、バツク
プレート信号を任意の順序で発生させることがで
きるため、LCDドライバー用LSIとLCDバツクプ
レート端子の接続線を交差させることなく配線す
ることができるなどの融通性がある。また、デユ
ーテイを外部より任意に設定できるため、表示品
位優先のデユーテイと多画素優先のデユーテイを
プログラムで変えることが可能になるなど、表示
形態に、より大きな変化を与えることができ、一
種類のLCDドライバーを多種の仕様をもついろ
いろなLCDに適用することができる。
であり、通常はこのLSIを複数個使用する。こ
の場合、複数個の中からどれか１つのLSIを選
択するために、チツプセレクト端子CS0〜CS3
を設けている。４本のチツプセレクト端子によ
つて最高16個のLCDドライバーLSIを接続でき
る。 また、オートクリアー部６を設け、電源投入
後すぐに内部フリツプフロツプACLをセツト
し、ACLがセツトしている間は、シフトレジ
スターへのデータを常に“０”にし、LCDに
対しては“OFF”状態を保つようにして、ソ
フトウエアにてバツクプレート、セグメントを
初期の値に設定し、またデユーテイも設定して
から、上記のACLをリセツトすれば、LCDは
“OFF”状態から正常な表示へ移行するように
している。 本発明によるLCDドライバーLSIは、ドライ
バー単独でも表示機能をもたせるためにクロツ
クジエネレーター８を内蔵している。複数個の
ドライバーを接続する場合には、その中の１つ
がクロツクジエネレーターによつてクロツクを
発振させ、他のチツプは基本クロツクと同期信
号を受け取ることによつて全体の同期を計つて
いる。第１図に示すφが基本クロツクであり、
Ｈが同期信号である。このＨ信号は、LCDの
１フレーム毎に発生する信号であり、１フレー
ム毎に同期がとられる。Ｈ信号によつてｈ、Ｃ
カウンター及びHSがリセツトされて同期化さ
れることは第７図で示したが、Ｈは第１９図に
示す回路によつて発生する信号であつて、くり
返し信号の中で最も周期の長い信号であり、パ
ルス幅はφ1クロツクの一周期と同じである。 第１９図に示すように、Ｈ信号は外部へ供給
する場合と、外部から供給される場合の２通り
があり、これはマスクによつて切り換えること
ができる。 以上説明したように、本発明によれば、バツク
プレート信号を任意の順序で発生させることがで
きるため、LCDドライバー用LSIとLCDバツクプ
レート端子の接続線を交差させることなく配線す
ることができるなどの融通性がある。また、デユ
ーテイを外部より任意に設定できるため、表示品
位優先のデユーテイと多画素優先のデユーテイを
プログラムで変えることが可能になるなど、表示
形態に、より大きな変化を与えることができ、一
種類のLCDドライバーを多種の仕様をもついろ
いろなLCDに適用することができる。
第１図は本発明実施例の全体を示す回路ブロツ
ク図である。第２図は本発明実施例の作用説明図
であつて、RAMの内容と表示内容の関係を示す
図である。第３図は第１図のRAM周辺の回路構
成を示す図である。第４図は第１図のRAM周辺
の回路構成、特に信号SR0又はSR1の発生回路を
示す回路図である。第５図は本発明実施例におけ
る液晶表示装置のバツクプレートとセグメントを
示す図である。第６図は本発明実施例の作用説明
図であつて、特にＣカウンターとｈカウンターの
作用を示すタイムチヤートである。第７図は本発
明実施例のＣカウンターとｈカウンター並びにそ
の周辺の構成を示す図である。第８図は本発明実
施例のシリアル・パラレル変換制御部の具体的回
路構成を示す回路図である。第９図は第８図の作
用を説明するタイムチヤートである。第１０図は
本発明実施例と中央制御ユニツト間の信号の授受
を示すタイムチヤートである。第１１図は本発明
実施例のシフトレジスター、ラツチ及びドライバ
ーの具体的構成を示す回路図である。第１２図は
第１１図の＃１の構成を示す回路図である。第１
３図は第１１図の＃２の構成を示す回路図であ
る。第１４図は第１１図の＃３の構成を示す回路
図である。第１５図は第１２図に示す装置をセグ
メント信号出力に用いる場合の接続を示す回路図
である。第１６図は第１２図に示す装置をバツク
プレート信号出力に用いる場合の接続を示す回路
図である。第１７図は本発明実施例の液晶表示装
置の駆動信号を示す波形図である。第１８図は本
発明実施例においてRAMの一部をバツクプレー
トの制御に用いた場合のRAMの内容例を示す図
である。第１９図は第１図の信号Ｈの発生回路を
示す回路図である。 １０……RAMのデータセレクタ、１１……
RAM、１３……RAMのアドレスレジスター、
１８……デユーテイを決定するカウンター（Ｎカ
ウンター）、１９……Ｌカウンター、７……ドラ
イバー、CL0，LC，SD0……中央制御装置に接続
される端子、S0〜S63……LCDのバツクプレート
端子及びセグメント端子に接続される端子。
ク図である。第２図は本発明実施例の作用説明図
であつて、RAMの内容と表示内容の関係を示す
図である。第３図は第１図のRAM周辺の回路構
成を示す図である。第４図は第１図のRAM周辺
の回路構成、特に信号SR0又はSR1の発生回路を
示す回路図である。第５図は本発明実施例におけ
る液晶表示装置のバツクプレートとセグメントを
示す図である。第６図は本発明実施例の作用説明
図であつて、特にＣカウンターとｈカウンターの
作用を示すタイムチヤートである。第７図は本発
明実施例のＣカウンターとｈカウンター並びにそ
の周辺の構成を示す図である。第８図は本発明実
施例のシリアル・パラレル変換制御部の具体的回
路構成を示す回路図である。第９図は第８図の作
用を説明するタイムチヤートである。第１０図は
本発明実施例と中央制御ユニツト間の信号の授受
を示すタイムチヤートである。第１１図は本発明
実施例のシフトレジスター、ラツチ及びドライバ
ーの具体的構成を示す回路図である。第１２図は
第１１図の＃１の構成を示す回路図である。第１
３図は第１１図の＃２の構成を示す回路図であ
る。第１４図は第１１図の＃３の構成を示す回路
図である。第１５図は第１２図に示す装置をセグ
メント信号出力に用いる場合の接続を示す回路図
である。第１６図は第１２図に示す装置をバツク
プレート信号出力に用いる場合の接続を示す回路
図である。第１７図は本発明実施例の液晶表示装
置の駆動信号を示す波形図である。第１８図は本
発明実施例においてRAMの一部をバツクプレー
トの制御に用いた場合のRAMの内容例を示す図
である。第１９図は第１図の信号Ｈの発生回路を
示す回路図である。 １０……RAMのデータセレクタ、１１……
RAM、１３……RAMのアドレスレジスター、
１８……デユーテイを決定するカウンター（Ｎカ
ウンター）、１９……Ｌカウンター、７……ドラ
イバー、CL0，LC，SD0……中央制御装置に接続
される端子、S0〜S63……LCDのバツクプレート
端子及びセグメント端子に接続される端子。
Claims (1)
- 【特許請求の範囲】 １ 液晶表示装置の表示内容を記憶するRAM
（ランダム・アクセス・メモリー）を内蔵し、中
央制御装置のバスラインと、液晶表示装置のバツ
クプレート端子及びセグメント端子に接続して使
用される液晶表示装置の駆動装置において、上記
RAMの同一領域にバツクプレートの駆動順序又
はセグメント信号データが選択的に書き込まれ、
上記RAMの読み出し内容を上記液晶表示装置の
端子へ出力するドライバーが、上記バツクプレー
トの駆動順序又は上記セグメント信号データのい
ずれをも選択的に出力できるよう構成されている
液晶表示装置の駆動装置。 ２ 同一領域にバツクプレートの駆動順序又はセ
グメント信号データが選択的に書き込まれる
RAMを内蔵し、中央制御装置のバスラインと、
液晶表示装置のバツクプレート端子及びセグメン
ト端子に接続して使用される液晶表示装置の駆動
装置において、上記液晶表示装置の駆動信号のデ
ユーテイを決定するカウンタと、そのカウンタの
動作状態を制御する手段を設け、デユーテイを任
意に設定し得るよう構成されている液晶表示装置
の駆動装置。 ３ 同一領域にバツクプレートの駆動順序又はセ
グメント信号データが選択的に書き込まれる
RAMを内蔵し、中央制御装置のバスラインと、
液晶表示装置のバツクプレート端子及びセグメン
ト端子に接続して使用される液晶表示装置の駆動
装置において、上記バスラインの受信信号に基づ
き上記デユーテイを決定するカウンタの内容を変
更する手段と、上記バスラインの受信信号に基づ
き上記RAMの内容を変更する手段を有する液晶
表示装置の駆動装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143038A JPS5843494A (ja) | 1981-09-09 | 1981-09-09 | 液晶表示装置の駆動装置 |
| DE3233333A DE3233333C2 (de) | 1981-09-09 | 1982-09-08 | Treiberschaltung für eine Flüssigkristall-Anzeigevorrichtung |
| GB08225758A GB2106689B (en) | 1981-09-09 | 1982-09-09 | Variable duty cycle liquid crystal display |
| GB08502852A GB2157471B (en) | 1981-09-09 | 1985-02-05 | Variable duty factor display panel |
| US06/815,799 US4737782A (en) | 1981-09-09 | 1986-01-06 | Liquid crystal display drive circuit with variable sequence of backplate scanning and variable duty factor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143038A JPS5843494A (ja) | 1981-09-09 | 1981-09-09 | 液晶表示装置の駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5843494A JPS5843494A (ja) | 1983-03-14 |
| JPH0128955B2 true JPH0128955B2 (ja) | 1989-06-06 |
Family
ID=15329454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56143038A Granted JPS5843494A (ja) | 1981-09-09 | 1981-09-09 | 液晶表示装置の駆動装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4737782A (ja) |
| JP (1) | JPS5843494A (ja) |
| DE (1) | DE3233333C2 (ja) |
| GB (2) | GB2106689B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1981
- 1981-09-09 JP JP56143038A patent/JPS5843494A/ja active Granted
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1982
- 1982-09-08 DE DE3233333A patent/DE3233333C2/de not_active Expired
- 1982-09-09 GB GB08225758A patent/GB2106689B/en not_active Expired
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1986
- 1986-01-06 US US06/815,799 patent/US4737782A/en not_active Expired - Lifetime
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| JPS5843494A (ja) | 1983-03-14 |
| GB8502852D0 (en) | 1985-03-06 |
| US4737782A (en) | 1988-04-12 |
| DE3233333C2 (de) | 1986-05-22 |
| GB2106689B (en) | 1986-02-26 |
| GB2106689A (en) | 1983-04-13 |
| DE3233333A1 (de) | 1983-04-14 |
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