JPS60165757A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は半導体装置の製造方法に関し、特に高速デバイ
ス用のバイポーラ型トランジスタの製造方法に関する。

（従来技術） バイポーラ型トランジスタで構成される半導体集積回路
、特に高速デバイスを開発するにあたり、ベース抵抗の
低減及び接合容量の低減が非常に重要な要素の１つであ
る。

か＼る目的を達成するだめに、ベース抵抗の低減に関し
ては活性ベース領域とは別に低抵抗補助ベース領域（以
下グラフトベースと記す）を構成するが、さらにベース
抵抗全低減するために、できる限りエミッタと前記グラ
フトベースとの距離をぶつからない範囲で近付ける必要
がある。このベース抵抗の低減を達成するために、自己
整合的にこの距離を決定することが最も望ましい方法で
ある。

一方接合容量の低減のために、接合部周端を誘電体によ
って囲んでやることである。その代表的なものとしては
ＬＯＣＯ８，ｌ５ｏｐｌａｎａｒ　やウォールド・エミ
ッタなどがあるが何れも上記目的達成に不十分であった
。

（発明の目的） 本発明の目的は、ベース抵抗及びエミッタ接合容量の低
減並びにエッヂ効果をなくすことによりｆ丁の向上及び
エミッタベース耐圧の向上を自己整合的に出来るバイポ
ーラ型トランジスタを有する半導体装置の製潰方法全提
供することにある。

（発明の構成） 本発明の第１の発明の半導体装置の製造方法は、第１の
導電型の半導体基板と、該半導体基板に選択的に埋込ま
れた第２の導電型の第１の領域と、該第１の領域上に誘
電体により分離された第２の５　− 導電型からなる第２及び第３の領域を有する半導体基板
において、前記第２の領域内に第１の導電型からなるベ
ース領域を形成する工程と、少なくとも該ベース領域上
の被膜を除去後多結晶シリコン膜、耐酸化性膜、第１の
絶縁膜、第２の絶縁膜を順次成長する工程と、前記第２
の絶縁膜を選択的にエツチング除去する工程と、前記ｇ
Ｘ２の絶縁膜をマスクとして前記第１の絶縁膜をサイド
エツチングする工程と％第２の耐酸化性膜を全面に被着
しサイドエツチングされた部分を埋める工程と。

次いで異方性エツチングにより少なくとも前記多結晶シ
リコン面の一部が露出する迄エツチングする工程と、前
記露出部を通して第１導電型の不純物全イオン注入又は
拡散し低抵抗ベース領域を形成する工程と、露出した前
記多結晶シリコンの少なくとも一部を酸化する工程と、
残存する第２の絶縁膜及びｇＸｌの耐酸化性膜の一部全
除去し多結晶シリコンの一部を露出する工程と、少なく
とも露出した多結晶シリコン全異方性エツチングする工
程と、前記被エツチング面を酸化する工程とを６− 含んで構成される。

また、本発明の第２の発明の半導体装置の製造方法は、
第１の導電型の半導体基板と、該半導体基板に選択的に
埋込まれた第２の導電型の第１の領域と、該第１の領域
上に誘電体により分離された第２の導電型からなる第２
及び第３の領域を有する半導体基板において、前記第２
の項域内に第１の導電型からなるベース領域を形成する
工程と、少なくとも該ベース領域上の被膜全除去後多結
晶シリコン膜、耐酸化性膜、第１の絶縁膜、第２の絶縁
膜を順次成長する工程と、前記第２の絶縁膜を選択的に
エツチング除去する工程と、前記第２の絶縁膜全マスク
として前記第１の絶縁膜をサイドエツチングする工程と
、第２の耐酸化性嘆ヲ全面に被層しサイドエツチングさ
れた部分を埋める工程と、次いで異方性エツチングによ
り少なくとも前記多結晶シリコン面の一部が露出する迄
エツチングする工程と、前記露出部を通して第１導電型
の不純物をイオン注入又は拡散し低抵抗ベース領域全形
成する工程と、露出した前記多結晶シリコンの少なくと
も一部を酸化する工程と、残存する第２の絶縁膜及び第
１の耐酸化性膜の一部を除去し多結晶シリコンの一部を
露出する工程と、少なくとも露出した多結晶シリコンを
異方性エツチングする工程と、第１導電型の不純物をイ
オン注入しベース抵抗を補償する工程と、前記被エツチ
ング面を酸化する工程とを含んで構成される。

（実施例） 以下、本発明の実施例について、図面を参照して説明す
る。

第１図（ａ）〜（ｉ）は本発明の一実施例を説明するた
めの工程順に示した断面図である。

本発明の一実施例は次の工程により実施できる。

先ず、第１図（ａ）に示すように、ｐ型半導体基板（本
実施例ではｐ型シリコン基板）１に選択的にｎ＋埋込み
コレクタ領域２を形成し、ｎ＋埋込みコレクタ領域２を
含むｐ型シリコン基板１にｎ−エピタキシャル層３’ｔ
−１μｍ乃至２μｍ成長する。

基板のｉ２．ｉ３の領域からなるトランジスタ領域をシ
リコン酸化膜６により絶縁分離し、かつ第２、第３の領
域もシリコン酸化膜６により分離させた第２の領域にホ
ウ素をイオン注入することによりｐ型ベース領域４を形
成する。

次に、第１図（ｂ）に示すように、ｐ型ベース領域４及
びｎ＋コレクタ電極パス５のシリコン面ｔｉｌｔ出させ
た後、減圧化学的気相成長（以下ＬＰＣＶＤと記す）多
結晶シリコン膜７ｅｔｏｏｏＡ乃至２０００人、第１の
ＬＰＣＶＤシリコン窒化膜８’に５００に乃至１０００
人、化学的気相成長（以下ＣＶＤと記す）シリコン酸化
膜９を３ｏｏｏＡ乃至５０００Ａ。

そして更に第２のＬＰＣＶＤシリコン窒化膜１０ｆｆｉ
前記第１のＬＰＣＶＤシリコン窒化膜８より厚く１００
０人乃至２０００人それぞれ順次成長する。次いでホト
レジスト１１ｔ−マスクとして選択的に第２のシリコン
窒化膜ｌＯ全エツチング除去する。

次に、第１図ｔ８）に示すように、ホトレジスト１１１
剥離後、第２のシリコン窒化膜１０をマスクとしてシリ
コン酸化膜９ｔｌ−エツチング除去する。

この工程においてシリコン酸化膜９は第２のシリコン窒
化膜１０よシ０．３乃至１．０μｍサイドエッ９− チさせる。このサイドエッチ量が、将来のエミッターク
ラフトベース分離を可能にするものであり。

重要な工程である。またこのサイドエッチを行なうこと
により、従来の２μｍルールの設計であってもサブミク
ロンのエミッタ全形成することが可能になり、かつ自己
整合的にエミッターグラフトベースを決定することが可
能になった。

次に、第１図（ｄ）に示すように、サイドエッチ部を埋
め込む様に第３のＬＰＣＶＤシリコン窒化膜１２をシリ
コン酸化膜９の膜厚の約半分の厚さ、つまり１５００Ａ
乃至２５００人成長する。

次に、第１図（ｅ）に示すように、反応性イオンエツチ
ング装置（以下ＨＩＥと記す）を用いて、第３のシリコ
ン窒化膜１２’を多結晶シリコン＠７が露出する迄、全
面に異方性エツチングを行ない、しかる後、残存する第
３のシリコン窒化膜１２及びシリコン酸化膜９をマスク
として、全面にホウ素をイオン注入する。なおこの工程
における第３のシリコン窒化膜１２は第１のシリコン窒
化膜８及び第２のシリコン窒化膜ｌＯを含んだものを意
−ｌ　〇　− する。また、第３のシリコン窒化膜１２を多結晶シリコ
ン膜７が露出する迄、エツチングする際、オーバーエツ
チングによる。多結晶シリコン膜７のエツチング金極力
抑えるため、クリコン窒化膜対シリコンの選択比が大き
くなるようなエツチング条件全設定する。この条件設定
には弗素系化合物のエツチングガス金剛いるとよい。し
かし、この条件においてはシリコン窒化膜対シリコン酸
化膜の選択比が大きくできない。従って、前述のように
第２のシリコン窒化膜１０は、第１のシリコン窒化膜８
より厚くなるようにすることにより。

シリコン酸化膜９のエツチングを抑えることが可能であ
る。

なお第１図（ｅ）ではシリコン酸化膜９上の第３のシリ
コン窒化膜１２が全て除去された状態が示されているが
、多結晶シリコン膜７が表出していればよく、シリコン
酸化膜９上の第３のシリコン窒化膜１２の残っているか
、いないかは問題とならない。

次に、第１図げ）に示すように、第３のシリコン窒化＠
１２をマスクにして、多結晶シリコン７の少なくとも一
部を酸化しシリコン酸化膜６ｂ２形成する。この酸化は
高圧酸化装置（５気圧）を用いて９００℃で１０分乃至
３０分行ない約１０００人乃至２０００人酸化する。従
って本工程においては、多結晶シリコン膜７を全て酸化
する必要はない。

次に、第１図ｔｇｌに示すように、熱リン酸により残存
する第３のシリコン酸化膜１２全エツチング除去し５次
いでシリコン酸化膜９及び多結晶シリコン膜７′ｆ：酸
化して得られたシリコン酸化膜６ｂ全マスクにして露出
している多結晶シリコン７及びｐ型ベース領域４の一部
’１ＲＩＥを用す異方性エツチングにより除去する。

なお、ｐ型ベース領域のエツチング深さは必ずｐ型ベー
ス領域の深さより浅くしなければならない。更にエツチ
ング溝下のベース抵抗を補償するためにホウ素２２０　
ＫｅＶ　Ｔ　ｉ、ｏＸｌｏ　１２ｃｍ−２乃至１．０×
１Ｏ１３ｃｒ１１−２イオン注入スル。

次に、第１図（ｈｌに示すように、シリコン酸化膜９を
エツチング除去し、しかる後９００℃の高圧酸化にて３
０分の酸化を行ないエツチング溝部に約２０００人の酸
化膜を形成する。この酸化において将来エミッタとなり
うる領域は、第１のシリコン窒化＠８によって保護され
ている。

なお、この酸化工程では、少なくてもベース領域４ある
いはグラフトベース領域１３０表面に達する迄、残存多
結晶シリコン膜７會酸化しきらなければならない。

次いで、第１のシリコン窒化膜８をエツチング除去し、
ヒ素全イオン注入し、９００℃乃至９５０℃の温度で押
込み全行ないエミッタ領域全形成する。

次に、第１図＋ｉ＋に示すように、ベース電極用コンタ
クト全開孔後、電極配線１６ｆｔアルミニウム一１％シ
リコンで形成する。

以上の工８金経て形成された本実施例のトランジスタは
、グラフトベース−エミッタ間が自己整合的に決定され
、かつエミッタの周りがシリコン酸化膜で覆われている
。更にグラフトベース１３１３− とエミッタ１５全結ぶベース電極パス１４が低抵抗化さ
れていることにより大幅なベース抵抗の低減が実現され
、かつエミッタの側面が酸化膜になっていることからエ
ミッタ接８−容量の低減が可能になった。また、このよ
うな構造の精果エミッタ周辺効果金抑えることによるｆ
ｒの向上、エミッターベース耐圧の向上も実現すること
ができた。

またエミッタは従来の２μｍルールの設計であってもサ
ブミクロンのエミッタとすることが出来るとｂう特徴も
発揮することができる。

（発明の効果） 以上説明したとおり１本発明によれば、サブミクロンの
エミッタが形成でき、ベース抵抗及びエミッタ接合容量
の低減が町＃巳になり、またエミッタの周辺効果が抑え
られるのでｆｒの向上、エミッターベース耐圧の向上を
実現できる高速デバイス用のバイポーラトランジスタが
得られる。

【図面の簡単な説明】 第１図（ａ）〜（ｉ）は本発明の詳細な説明のために−
１４＝ 工程順に示した断面図である。 １・・・・・・ｐ型半導体基板（ｐ型シリコン基板）、
２・・・・・・ｎ＋埋込コレクタ領域、３・・・・・・
ｎ−エピタキシャル層、４・・・・・・ｐ型ベース領域
、５・・・・・・ｎ＋コレクタ電極パス、６，６ａ、６
ｂ、６ｃ・・・・・・熱シリコン酸化嘆、７・・・・・
・多結晶シリコン膜、８・・・・・・ＬＰＣＶＤシリコ
ン窒化Ｌ　９・・・・・・ＣＶＤシリコン酸化膜、１０
．１２・・・・・・ＬＰＣＶＤシリコン窒化膜ｉｌｌ・
・・・・・ホトレジスト、１３・・・・・・グラフトベ
ース、１４・・・・・・ペース電極パス、１５・・・・
・・エミッタ、１６・・・・・・電極配線。 １５−

Claims (1)

1. 【特許請求の範囲】 ｔｌ）第１の導電型の半導体基板と、該半導体基板に選
   択的に埋込まれた第２の導電型の第１の領域と、該第１
   の領域上に誘電体により分離された第２の導電型からな
   る第２及び第３の領域を有する半導体基板において、前
   記第２の領域内に第１の導電型からなるベース領域全形
   成する工程と、少なくとも該ベース領域上の被膜を除去
   後多結晶シリコン膜、耐酸化性膜、第１の絶縁膜、第２
   の絶縁膜全順次成長する工程と、前記第２の絶縁膜を選
   択的にエツチング除去する工程と、前記第２の絶縁膜全
   マスクとして前記第１の絶縁膜をサイドエツチングする
   工程と、第２の耐酸化性膜全全面に被層しサイドエツチ
   ングされた部分を埋める工程と、次いで異方性エツチン
   グにより少なくとも前記多結晶シリコン面の一部が露出
   する迄エツチングする工程と。 前記露出部を通して第１導電型の不純物全イオン注入又
   は拡散し低抵抗ベース領域全形成する工程と、露出した
   前記多結晶シリコンの少なくとも一部金酸化する工程と
   、残存する第２の絶縁膜及び第１の耐酸化性膜の一部を
   除去し多結晶シリコンの一部を露出する工程と、少なく
   とも露出した多結晶シリコンを異方性エツチングする工
   程と、前記被エツチング面を酸化する工程とを含むこと
   全特徴とする半導体装置の製造方法。 （２）　第１の導電型の半導体基板と、該半導体基板に
   選択的に埋込まれた第２の導電型の第１の領域と、該＄
   １の領域上に誘電体により分離された第２の導電型から
   なる第２及び第３の領域を有する半導体基板において、
   ＃記第２の領域内に第１の導電型からなるベース領域を
   形成する工程と、少なくとも該ベース領域上の被膜全除
   去後多結晶シリコン膜、耐酸化性膜、Ｍｌの絶縁膜、第
   ２の絶縁膜を順次成長する工程と、前記第２の絶縁膜全
   選択的にエツチング除去する工程と、前記第２の絶縁膜
   をマスクとして前記第１の絶縁膜をサイドエツチングす
   る工程と、第２の耐酸化性膜全全面に被層しサイドエツ
   チングされた部分金属める工程と、次いで異方性エツチ
   ングにより少なくとも前記多結晶シリコン面の一部が露
   出する迄エツチングする工程と、前記露出部を通して第
   １導電型の不純物全イオン注入又は拡散し低抵抗ベース
   領域全形成する工程と、露出した前記多結晶シリコンの
   少なくとも一部全酸化する工程と、残存する第２の絶縁
   膜及び第１の耐酸化性膜の一部全除去し多結晶シリコン
   の一部ヲ露出する工程と、少なくとも露出した多結晶シ
   リコン全異方性エツチングする工程と、第１導電型の不
   純物全イオン注入しベース抵抗を補償する工程と、前記
   被エツチング面を酸化する工程とを含むこと全特徴とす
   る半導体装置の製造方法。 （３）　少なくとも露出した多結晶を異方性エツチング
   する工程が第１導電型からなるベース領域の一部迄エッ
   チングすること全特徴とする特許請求の範囲第（１）項
   又は第（２）項記載の半導体装置の製造方法。