JPS601714B2 - メモリ - Google Patents
メモリInfo
- Publication number
- JPS601714B2 JPS601714B2 JP58072898A JP7289883A JPS601714B2 JP S601714 B2 JPS601714 B2 JP S601714B2 JP 58072898 A JP58072898 A JP 58072898A JP 7289883 A JP7289883 A JP 7289883A JP S601714 B2 JPS601714 B2 JP S601714B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- lines
- sense
- line
- digit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Description
【発明の詳細な説明】
本発明は高速、メモ川こ関するものである。
一般に、第１図の上部に示されるようなディジット・セ
ンス線Ｄｏに接続されているダイナミックＭＯＳメモリ
セルＭのの読み出し動作に際して、議し出し選択線Ｒｏ
に所定電圧が印加されるとトランジスタＱ，がオンし、
トランジスタＱ２のゲート電圧の高低に応じた電圧がデ
ィジット・センス線Ｄｏに現われ、その電圧の高低を、
周辺のセンス回路を検出している。しかし半導体メモリ
を高桑綾化するにつれて、メモリセルの占有面積は小さ
くなり、また選択されたメモリセルの負荷容量Ｃｏは大
になる複向にあり、高速化は期待できない。そこでセン
ス回路としてフリツプフロツプからなる高感度増幅器が
考えられている。すなわち、メモリセルの講出し電圧の
高低の基準となる出力信号を得るためのダミーセルを設
け、所望のメモリセルとダミーセルの出力の差をフリツ
プフロップにて差敷増幅するものである。本発明は、高
感度にメモリセル出力が読出されしかも詩唇計が容易な
新たな差動論出方式のメモリを提供することを目的とす
る。
ンス線Ｄｏに接続されているダイナミックＭＯＳメモリ
セルＭのの読み出し動作に際して、議し出し選択線Ｒｏ
に所定電圧が印加されるとトランジスタＱ，がオンし、
トランジスタＱ２のゲート電圧の高低に応じた電圧がデ
ィジット・センス線Ｄｏに現われ、その電圧の高低を、
周辺のセンス回路を検出している。しかし半導体メモリ
を高桑綾化するにつれて、メモリセルの占有面積は小さ
くなり、また選択されたメモリセルの負荷容量Ｃｏは大
になる複向にあり、高速化は期待できない。そこでセン
ス回路としてフリツプフロツプからなる高感度増幅器が
考えられている。すなわち、メモリセルの講出し電圧の
高低の基準となる出力信号を得るためのダミーセルを設
け、所望のメモリセルとダミーセルの出力の差をフリツ
プフロップにて差敷増幅するものである。本発明は、高
感度にメモリセル出力が読出されしかも詩唇計が容易な
新たな差動論出方式のメモリを提供することを目的とす
る。
以下、本発明の実施例を図面により詳細に説明する。
第１図はメモリの構成を示すもので、４ビットのメモリ
セル地ｏ〜Ｍ，．を配置したメモリァレ−ＭＡにダミー
メモリセルＤＭｏ，ＤＭ，を接続した例である。
セル地ｏ〜Ｍ，．を配置したメモリァレ−ＭＡにダミー
メモリセルＤＭｏ，ＤＭ，を接続した例である。
図において、メモリアレーＭＡを構成するメモリセルＭ
ｏｏ〜Ｍ，．はそれぞれトランジスタＱ，〜Ｑ３を有し
、ディジット・センス線Ｄ６，Ｄ，、読み出し選択線Ｒ
ｏ，Ｒ，および書き込み選択線Ｗｏ，Ｗ，に接続されて
いる。
ｏｏ〜Ｍ，．はそれぞれトランジスタＱ，〜Ｑ３を有し
、ディジット・センス線Ｄ６，Ｄ，、読み出し選択線Ｒ
ｏ，Ｒ，および書き込み選択線Ｗｏ，Ｗ，に接続されて
いる。
また、メモリアレ−ＭＡの各行のメモリセルＭＯＯ，Ｍ
ｏ，およびＭ，ｏ，Ｍ，．に共通にダミーメモリセルＤ
肌およびＤＭ，が設けられ、これらのダミーセルＤ地お
よびＤＭ，には前述した読み出し選択線Ｒｏ書き込み選
択線Ｗｏとともに、ディジツト’センス線ＤＳが銃され
ている。
ｏ，およびＭ，ｏ，Ｍ，．に共通にダミーメモリセルＤ
肌およびＤＭ，が設けられ、これらのダミーセルＤ地お
よびＤＭ，には前述した読み出し選択線Ｒｏ書き込み選
択線Ｗｏとともに、ディジツト’センス線ＤＳが銃され
ている。
また、デイジット・センス線ＤｏおよびＤ，はトランジ
スタＱｇ，およびＱｇ２ をして共通にディジット・セ
ンス線Ｄに接続され、この線Ｄは、微小な差電圧を検出
できるフリップフロツプからなる高感度センス増幅器Ｓ
Ａの一方の入力端子に接続されている。
スタＱｇ，およびＱｇ２ をして共通にディジット・セ
ンス線Ｄに接続され、この線Ｄは、微小な差電圧を検出
できるフリップフロツプからなる高感度センス増幅器Ｓ
Ａの一方の入力端子に接続されている。
一方、ディジツト・センス線ＤＳはトランジスタＱ袋を
介してデイジツト・センス線Ｄに接続され、この線Ｄは
センス増幅器ＳＡの他方の入力端子に接続されている。
また、ディジツト・センス線Ｄｏ，Ｄ，，ＤＳ，Ｄ，Ｄ
はプリチャージ信号Ｐによってオンするトランジスタを
介して電源ＶＤＤＩに接続されている。また、トランジ
スタＱｇ，およびＱｇ２ のゲートは、プリチャージ信
号Ｐでオンするトランジスタを介してアースに接続され
るとともに、アドレスデコーダＡＤに接続されている。
介してデイジツト・センス線Ｄに接続され、この線Ｄは
センス増幅器ＳＡの他方の入力端子に接続されている。
また、ディジツト・センス線Ｄｏ，Ｄ，，ＤＳ，Ｄ，Ｄ
はプリチャージ信号Ｐによってオンするトランジスタを
介して電源ＶＤＤＩに接続されている。また、トランジ
スタＱｇ，およびＱｇ２ のゲートは、プリチャージ信
号Ｐでオンするトランジスタを介してアースに接続され
るとともに、アドレスデコーダＡＤに接続されている。
このアドレスデコーダＡＤはチップセレクト信号ＣＳで
動作を開始し、アドレスＡおよびアドレスＡをインバー
ターで反転した信号に応じた出力を発生する。ここで、
ダミーセルＤ地，ＤＭ，には次の動作条件を持たせるも
のとする。すなわち、ダミーセルＤ鳩，ＤＭ，には、デ
ィジット・センス線ＤＳがプリチャージにより高レベル
電圧に充電された後に読み出された場合に、この線ＤＳ
が常に低レベルに向って放電するような記憶情報“１”
が書きこまれていることである。これはダミーセルＤふ
Ｌ，ＤＭ，にトランジスタＱ袋を介して常に“１”のみ
書きこんでおけばよいから容易に実現できる。なお、第
１図では書きこみ回路部分は省略してある。また第２図
に示すように“１”と“０’の情報がメモリセルＭの〜
Ｍ，．から読み出された場合のディジット・センス線Ｄ
ｏ，Ｄ，上の両電圧の時間変化のほぼ中間レベルで、デ
ィジット・センス線ＤＳの電圧変化が起るように、メモ
リセルＭＯＯ〜Ｍ，．とダミーセルＤＭ。，ＤＭ，のコ
ンダクタンスｇｍに差を持たせる。より具体的に説明す
ると、メモリセルＭＯＯが選択されたとすると、トラン
ジスタＱ２のゲート容量により記憶された値が“１”の
ときは、、トランジスタＱ２がオンとなるため、ディジ
ット・センス線Ｄｏに充電された電荷は、トランジスタ
Ｑ，及びＱ２を介して放電される。このときの時定数は
、トランジスタＱ，とＱ２の直列路のコンダクタンスに
より決まる。記憶の値が“０”のときは、トランジスタ
Ｑ２はオフであり、放電動作をしない。トランジスタの
コンダクタンスは、周知の通りゲートのチャンネル長、
チャンネル幅を変えることによりあらかじめ定めること
ができる。一方、ダミーＤＭ側もトランジスタの構成は
同じであるが〜 メモリセルＭＯＯの二つのトランジス
タＱ，，Ｑ２の直列接続路のコンダクタンスに対して、
これらのトランジスタに対応する二つのトランジスタの
直列路のコンダクタンスが異ならしめることによりダミ
ーセルＤＭを介してディジット・センス線ＤＳの電荷を
放電する際の時定数をメモリセルＭののそれとは異なら
しめ、もって、上述のごとき電圧変化を生じしめること
ができる。以上の条件が満たされている状態で、メモリ
セルＭＯＯが読み出された場合を考える（第３図、第４
図）。第１図の回路において、もしメモリセルＭＯＯの
情報が“０”なら、第３図のようにヂィジツト・センス
線Ｄｏ，Ｄは高レベルのままであり、一方のＤＳは低レ
ベルに向って放電する。ある適当なしベルになった瞬間
にセット信号ＳＥＴをセンス増幅器ＳＡに印加すると、
ディジツト。センス線ＤＳはこのセンス増幅器ＳＡによ
って高速に低レベルに放電される、この時ディジツト・
センス線Ｄｏ，Ｄはほぼ高レベル電圧に保持される。一
方メモリセルＭＯＯが“１”情報なら、セット信号ＳＥ
Ｔが印如されると第４図のようにデイジット・センス線
Ｄｏ，Ｄは低レベルになり、ディジツト・センス線ＤＳ
は高レベルに保持される。以上からメモリセルＭのの記
憶情報によって、線Ｄは高速に情報に応じた電圧レベル
に保持されることがわかる。第５図は高感度センス増幅
器を効果的に使用した本発明の実施例である。
動作を開始し、アドレスＡおよびアドレスＡをインバー
ターで反転した信号に応じた出力を発生する。ここで、
ダミーセルＤ地，ＤＭ，には次の動作条件を持たせるも
のとする。すなわち、ダミーセルＤ鳩，ＤＭ，には、デ
ィジット・センス線ＤＳがプリチャージにより高レベル
電圧に充電された後に読み出された場合に、この線ＤＳ
が常に低レベルに向って放電するような記憶情報“１”
が書きこまれていることである。これはダミーセルＤふ
Ｌ，ＤＭ，にトランジスタＱ袋を介して常に“１”のみ
書きこんでおけばよいから容易に実現できる。なお、第
１図では書きこみ回路部分は省略してある。また第２図
に示すように“１”と“０’の情報がメモリセルＭの〜
Ｍ，．から読み出された場合のディジット・センス線Ｄ
ｏ，Ｄ，上の両電圧の時間変化のほぼ中間レベルで、デ
ィジット・センス線ＤＳの電圧変化が起るように、メモ
リセルＭＯＯ〜Ｍ，．とダミーセルＤＭ。，ＤＭ，のコ
ンダクタンスｇｍに差を持たせる。より具体的に説明す
ると、メモリセルＭＯＯが選択されたとすると、トラン
ジスタＱ２のゲート容量により記憶された値が“１”の
ときは、、トランジスタＱ２がオンとなるため、ディジ
ット・センス線Ｄｏに充電された電荷は、トランジスタ
Ｑ，及びＱ２を介して放電される。このときの時定数は
、トランジスタＱ，とＱ２の直列路のコンダクタンスに
より決まる。記憶の値が“０”のときは、トランジスタ
Ｑ２はオフであり、放電動作をしない。トランジスタの
コンダクタンスは、周知の通りゲートのチャンネル長、
チャンネル幅を変えることによりあらかじめ定めること
ができる。一方、ダミーＤＭ側もトランジスタの構成は
同じであるが〜 メモリセルＭＯＯの二つのトランジス
タＱ，，Ｑ２の直列接続路のコンダクタンスに対して、
これらのトランジスタに対応する二つのトランジスタの
直列路のコンダクタンスが異ならしめることによりダミ
ーセルＤＭを介してディジット・センス線ＤＳの電荷を
放電する際の時定数をメモリセルＭののそれとは異なら
しめ、もって、上述のごとき電圧変化を生じしめること
ができる。以上の条件が満たされている状態で、メモリ
セルＭＯＯが読み出された場合を考える（第３図、第４
図）。第１図の回路において、もしメモリセルＭＯＯの
情報が“０”なら、第３図のようにヂィジツト・センス
線Ｄｏ，Ｄは高レベルのままであり、一方のＤＳは低レ
ベルに向って放電する。ある適当なしベルになった瞬間
にセット信号ＳＥＴをセンス増幅器ＳＡに印加すると、
ディジツト。センス線ＤＳはこのセンス増幅器ＳＡによ
って高速に低レベルに放電される、この時ディジツト・
センス線Ｄｏ，Ｄはほぼ高レベル電圧に保持される。一
方メモリセルＭＯＯが“１”情報なら、セット信号ＳＥ
Ｔが印如されると第４図のようにデイジット・センス線
Ｄｏ，Ｄは低レベルになり、ディジツト・センス線ＤＳ
は高レベルに保持される。以上からメモリセルＭのの記
憶情報によって、線Ｄは高速に情報に応じた電圧レベル
に保持されることがわかる。第５図は高感度センス増幅
器を効果的に使用した本発明の実施例である。
第１図の例ではセンス増幅器ＳＡからみた線○，Ｄの負
荷容量が不平衛に、すなわちトランジスタＱｇ，，Ｑｇ
２ のデジット・センス線Ｄ側の容量はトランジスタＱ
袋側のそれよりは大きく、容量不平衛を生じせしめるた
め、センス増幅器ＳＡを構成する２個のィンバータの電
気特性の不平衡度を考慮しなければならないこと、ダミ
ーセルＤ〜Ｌ，ＤＭ，とメモリセルＭｏｏ〜Ｍ，．の最
適なｇｍの比が上記負荷容量の不平衡度に直接関係する
ためにメモリ設計が難しいことなどが欠点である。第５
図ではこの欠点をなくすため第１図に示すようなメモリ
アレーＭＡを２分割にして、選択されたメモリアレ−Ｍ
ＡＩまたはＭＡ２からの出力と、選択されないメモリア
レーＭＡ２またはＭＡＩに接続されているダミーセルＤ
ＭＣ２またはＤＭＣＩからの出力をセンス増幅器ＳＡで
検出できるようになっている。このように構成すれば、
センス増幅器ＳＡと各センス線に対して設けられたトラ
ンジスタとの間の距離を等しくすることができる。本例
では明きらかにセンス増幅器ＳＡからみて負荷容量は完
全に平衡になるから、センス増幅器ＳＡの設計がきわめ
て容易となる。図において、ＷＤはワードドライバ、Ａ
ｏ〜Ａ２はアドレス信号、Ｌ，１２はインバータ、Ｃｓ
はチップセレクト信号、ＡＮＤはアンド回路である。
荷容量が不平衛に、すなわちトランジスタＱｇ，，Ｑｇ
２ のデジット・センス線Ｄ側の容量はトランジスタＱ
袋側のそれよりは大きく、容量不平衛を生じせしめるた
め、センス増幅器ＳＡを構成する２個のィンバータの電
気特性の不平衡度を考慮しなければならないこと、ダミ
ーセルＤ〜Ｌ，ＤＭ，とメモリセルＭｏｏ〜Ｍ，．の最
適なｇｍの比が上記負荷容量の不平衡度に直接関係する
ためにメモリ設計が難しいことなどが欠点である。第５
図ではこの欠点をなくすため第１図に示すようなメモリ
アレーＭＡを２分割にして、選択されたメモリアレ−Ｍ
ＡＩまたはＭＡ２からの出力と、選択されないメモリア
レーＭＡ２またはＭＡＩに接続されているダミーセルＤ
ＭＣ２またはＤＭＣＩからの出力をセンス増幅器ＳＡで
検出できるようになっている。このように構成すれば、
センス増幅器ＳＡと各センス線に対して設けられたトラ
ンジスタとの間の距離を等しくすることができる。本例
では明きらかにセンス増幅器ＳＡからみて負荷容量は完
全に平衡になるから、センス増幅器ＳＡの設計がきわめ
て容易となる。図において、ＷＤはワードドライバ、Ａ
ｏ〜Ａ２はアドレス信号、Ｌ，１２はインバータ、Ｃｓ
はチップセレクト信号、ＡＮＤはアンド回路である。
以上のように本発明によれば、センスアンプの１対の信
号線の構造が同じになるため、センスアンプからみた負
荷容量の不平衡を避けることができ、設計が容易になる
。
号線の構造が同じになるため、センスアンプからみた負
荷容量の不平衡を避けることができ、設計が容易になる
。
第１図はメモリの回路図、第２図は、ダミーセルからの
母力レベルと、メモリセルからの出力レベルの関係を示
したタイミング図、第３図、第４図はセンスアンプがセ
ットされた場合のデイジット線電圧の関係を示す図。 第５図は本発明による半導体メモリの実施例の回路図で
ある。ＶＤＤＩ：電源電圧、Ｐ：プリチヤージ信号、Ｒ
ｏ〜Ｒ３：読み出し選択線、Ｗｏ〜Ｗ３：書き込み選択
線、Ｍ〜Ｍ：メモリセル、ＤＭｏ，ＤＭ・，ＤＭＣ，，
ＤＭＣ２：ダミーセル、ＭＡ，ＭＡ１，ＭＡ２：メモリ
アレー、Ｄ〇，Ｄ，，ＤＳ，Ｄ，Ｄ：デイジット・セン
ス線、Ａ，へ〜ん：アドレス、１：インバータ、ＡＤ：
アドレスレコーダ、ＡＮＤ：アンド回路（デコーダ）「
ＣＳ：チップセレクト信号、ＳＥＴ：セット信号、ＳＡ
：センス回路、Ｑｇ，〜Ｑｇ３：センスゲートトランジ
スタ、ｔ：時間、ｔＲ：読み出し開始時間、ｔｓ：セッ
ト時間、Ｖ：電圧、ＷＤ：ワードトライバ−−。 グヲ図 オ４図 オー図 グコ図 オｒ図
母力レベルと、メモリセルからの出力レベルの関係を示
したタイミング図、第３図、第４図はセンスアンプがセ
ットされた場合のデイジット線電圧の関係を示す図。 第５図は本発明による半導体メモリの実施例の回路図で
ある。ＶＤＤＩ：電源電圧、Ｐ：プリチヤージ信号、Ｒ
ｏ〜Ｒ３：読み出し選択線、Ｗｏ〜Ｗ３：書き込み選択
線、Ｍ〜Ｍ：メモリセル、ＤＭｏ，ＤＭ・，ＤＭＣ，，
ＤＭＣ２：ダミーセル、ＭＡ，ＭＡ１，ＭＡ２：メモリ
アレー、Ｄ〇，Ｄ，，ＤＳ，Ｄ，Ｄ：デイジット・セン
ス線、Ａ，へ〜ん：アドレス、１：インバータ、ＡＤ：
アドレスレコーダ、ＡＮＤ：アンド回路（デコーダ）「
ＣＳ：チップセレクト信号、ＳＥＴ：セット信号、ＳＡ
：センス回路、Ｑｇ，〜Ｑｇ３：センスゲートトランジ
スタ、ｔ：時間、ｔＲ：読み出し開始時間、ｔｓ：セッ
ト時間、Ｖ：電圧、ＷＤ：ワードトライバ−−。 グヲ図 オ４図 オー図 グコ図 オｒ図
Claims (1)
- １ 複数ワード線と、該複数ワード線との交点にメモリ
セルが接続された複数のセンス線と、ダミーセルが接続
されたダミー信号線とをそれぞれ有する第１、ダ２の部
分と、該第１、第２の部分に対し夫々設けられ、複数の
センス線及びダミー信号線の中からそれぞれ第１、第２
の線を選択する第１、第２のスイツチ手段と、該選択さ
れた第１、第２の線の信号を差動に増幅する検出器とを
有し、該第１、第２のスイツチ手段は、夫々に対応する
部分中のメモリセルを読出すときは、そのセルの接続さ
れたセンス線を、それぞれ該第１、第２の線として選択
し、他の部分中のメモリセルを続出すときはダミー信号
線をそれぞれ該第１、第２の線として選択するものであ
ることを特徴とするメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072898A JPS601714B2 (ja) | 1983-04-27 | 1983-04-27 | メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072898A JPS601714B2 (ja) | 1983-04-27 | 1983-04-27 | メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48040442A Division JPS5750000B2 (ja) | 1973-04-11 | 1973-04-11 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59000324A Division JPS60136992A (ja) | 1984-01-06 | 1984-01-06 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58208993A JPS58208993A (ja) | 1983-12-05 |
| JPS601714B2 true JPS601714B2 (ja) | 1985-01-17 |
Family
ID=13502623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072898A Expired JPS601714B2 (ja) | 1983-04-27 | 1983-04-27 | メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601714B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154207U (ja) * | 1985-03-18 | 1986-09-25 | ||
| JPS61173404U (ja) * | 1985-04-17 | 1986-10-28 |
-
1983
- 1983-04-27 JP JP58072898A patent/JPS601714B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154207U (ja) * | 1985-03-18 | 1986-09-25 | ||
| JPS61173404U (ja) * | 1985-04-17 | 1986-10-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58208993A (ja) | 1983-12-05 |
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