JPS60175441A

JPS60175441A - 半導体装置の製造方法

Info

Publication number: JPS60175441A
Application number: JP59030709A
Authority: JP
Inventors: Hideji Koike; 秀治小池
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-02-21
Filing date: 1984-02-21
Publication date: 1985-09-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体装置の製造方法に関し、特にシリコンゲ
ート開Ｏ８型集積回路装置の製造方法に係る。− 〔発明の技術的背景〕従来、シリコンゲート開Ｏ８型集積回路装置は、第１図
（＋＆）〜（ｅ）及び（ａ′）〜（ｅ′）に示すように
製造されている（％公昭５５−２５５０２）。ここで、
同図（ａ）〜（ｅ）は平面図、同図（ａつ〜（ｅ′）は
同図（ａ）〜（、）のＡ　−Ａ’線に沿う断面図である
。

まず、例えばＰ型の半導体基板ｌ上に絶縁膜２を形成す
る（第１図（ａ）　、　（ａ’）図示）・つづいて、こ
の絶縁膜２の一部をエツチング等によジ除去し、絶縁膜
２の薄い部分２Ｉと厚い部分２２を形成する（第１図（
ｂ）　、　（ｂ’）図示）。次いで、レゾスト膜３を多
結晶シリコン層形成予定部以外の前記絶縁膜２１．２２
上に塗布した後、全面にＮ型不純物を打ち込んでＮ＋型
の導電１ｗ４を形成する（第１図（Ｃ）　、　Ｃａつ図
示）。なお、同図（Ｃ）中の５（斜線部分）は、レゾス
ト膜３を塗布しない部分を示す。更に、レゾスト膜３を
剥離した後、絶縁膜ｚ１　、ｚ２上に配線用多結晶シリ
コン層６、ＭＯＳトランゾスタ用多用品結晶シリコ７層
７成する。しかる後、これら多結晶シリコン層６．７及
び厚い絶縁膜ｚ２をマスクとして基板１にＮ型不純物を
イオン注入しＮ＋型のソース（またはドレインン領域８
、Ｎ＋型のドレイン（またはソース）領域９及びＮ＋型
の配線用拡散領域１０を形成する（第１図（ｄ）　、　
（ｄ’）図示）。なお、ＭＯＳトランジスタ用結晶シリ
コンＮ４７下の薄い絶縁膜２１は、ダート絶縁膜となる
。ひきつづき、全面に絶縁膜１１を形成し、コンタクト
ホールＩ２、Ａｔ配線１３を形成してＭＯ８型集積回路
装置を製造する（第１図（ｅ）　、（ｅつ図示）。なお
、第１図（ｅ′）において、Ｘはアクティブ領域、Ｙは
拡散配線領域、２は交差領域を夫々示す。

〔背景技術の問題点〕

しかしながら、前述したＭＯ８型集積回路装置の製造方
法によれば、第１図（ｅ′）の交差領域２の配線用多結
晶シリコン層６下の薄い絶縁膜２１の膜厚と、アクティ
ブ領域ＸのＭＯＳ　）ランゾスタＴＮのダート絶縁膜の
膜厚とが同じであるため、交差領域２の寄生容量が大き
くなり、回路のスピードが低下する。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、交差領域の
寄生容量を従来より減少して回路のスピードを向−ヒし
得る半導体装置の製造方法を提供することを目的とする
ものである。

〔発明の概要〕

本発明は、アクティブ領域のＭＯＳ）ランソスタのダー
ト絶縁膜の膜厚と、交差領域の多結晶シリコン配線下の
絶縁膜の膜厚とを異ならせることによって、交差領域の
評生容量を減少し、回路のスピードを向上することを図
ったものでちる。

〔発明の実施例〕

以下、本発明をシリコンゲート開Ｏ８型集積回路装置の
製造に適用した例について第２図（ａ）〜（ｃ）及び（
ａ′）〜（Ｃつを参照して説明する。なお、同図（ａ′
）〜（ｅ′）は夫々同図（ａ）〜（Ｃ）のＡ−Ａ線に沿
う断面図である。また、同図（ａ）でｘ、ｙ、ｚは夫々
ＭＯ８）ランゾスタが形成される領域（活性領域）、拡
散配線が形成される領域（拡散配線領域）及び多結晶シ
リコン配線の下を拡散配線が横切る領域（交差領域）で
ある。

まず、例えばＰ型のシリコン基板２１の表面に常法によ
り第１の絶縁膜としてのフィールド酸化膜２２を形成し
た後、前記基板２１表面に薄い酸化膜（パ、ソファ酸化
膜）２３を介して耐酸化性膜としてのシリコン窒化膜２
４を形成した。なお、耐酸化性膜はシリコン窒化膜に限
らない。つづいて交差領域２上のシリコン窒化膜２４を
選択的に除去した一部、このシリコン窒化膜２４をマス
クとして前記基板２ノにＮ型の不純物例えばシリコンを
イオン注入し１型の第１の拡散領域２５を形成した（第
２図（ａ）　、　（ａ’）図示）。なお、イオン注入の
代りに熱拡散を行なってもよい。次いで、前記シリコン
窒化膜２４をマスクとして熱酸化を行ない、交差領域２
の基板２１表面に第２の絶縁膜としての薄い酸化膜２６
を形成した（第２図（ｂ）　、　（ｂつ図示）。

ここで、この薄い酸化膜２６の膜厚は、前記フィールド
酸化膜２２の膜厚の１／３以下とすることが望ましい。

更に、前記シリコン窒化膜２４を除去し、薄い酸化膜２
３を除去した後、熱酸化により図示しない薄い熱酸化膜
（ダート酸化膜）を形成した。しかる後、アクティブ領
域Ｘ、交差領域２の薄い熱酸化膜上に多結晶シリコン層
を形成し、パターニングして夫々多結晶シリコン配線（
ゲート′電極）２７、多結晶シリコン配線２８を形成し
た。この後、これらゲート電極２７、多結晶シリコン配
線２８をマスクとして前記熱酸化膜及び薄い酸化膜２６
を選択的にエツチング除去し、アクティブ領域ＸＫダー
ト絶縁膜２９を、交差領域２に酸化膜パターン３０を形
成した。ひきつづき、フィールド膜酸化膜２２、ダート
電極２７及び多結晶シリコン配線２８をマスクとして露
出した基板２ＩにＮ型不純物をイオン注入し、第２の拡
散領域具体的にはアクティブ領域Ｘに炉型のソース（又
はドレイン）領域３１、炉型のドレイン（又はソース）
領域３２を、交差領域２−に前記多結晶シリ、コン配線
２８とクロスアンダ−するＮ＋型の拡散間＠３３．３３
を形成し、ＭＯ８型集積回路装置を製造しｆｒ、（第２
図（ｃ）　、　（ｃつ図示）、、ナオ、同図（ｃ）にお
いて、ゲート電極２７、ダート絶縁膜２９及びＮ＋型の
ソース、ドレイン領域３１゜３２によｐＮ型のシリコン
ゲートＭＯ８トランゾスタＴＮが形成される。

しかして、本発明によれば、交差領域２の多結晶シリコ
ン配線２８下の酸化膜パターン３゜の膜厚を、アクティ
ブ領域ＸのＭＯＳ　）ランソスタＴＮのダート絶縁膜２
゛９の膜厚よりも大きくするため、交差領域２に生じる
寄生容量を従来と比べ減少し、回路のスピードを向上で
きる。

また、製造工程で使用されるマスク数及び合わせ精度を
従来と同様であるとともに、プロセスも容易である。

なお、上記実施例では、多結晶シリコン層を形成し、パ
ターニングを行なうことによって夫々ダート電極、多結
晶シリコン配線を形成したが、ＲＩＥ（Ｒｅａｃｔｉｖ
ｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）を用いることにより、多
結晶シリコン層の外、薄い熱酸化膜２３及び薄い酸化膜
２６も同時にエツチングしてダート絶縁膜、酸化膜パタ
ーンの形成が可能である。

〔発明の効果〕

以上詳述した如く、本発明によれば交差領域の寄生容量
を減少して回路のスピードを向上し得るシリコングーＦ
ＭＯ８型集積回路装置等の半導体装置を製造する方法を
提供できるものである。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は従来のシリコングーＦＭＯ８型
集積回路装置の製造方法を工程順に示す平面図、同図（
ａつ〜（ｅつは夫々同図（ｔＬ）〜（、）のＡ−Ａ線に
沿う断面図、第２図（ａ）〜（ｃ）は本発明の一実施例
に係るシリコングーＦＭＯ８型集積回路装置の製造方法
を工程順に示す平面図、同図（ａつ〜（Ｃつは夫々同図
（ａ）〜（ｃ）のＡ−Ａ線に沿う断面図である。２１・・・Ｐ型のシリコン基板（半導体基板）、２２・
・・フィールド酸化膜（第１の絶縁膜）、２３・・・薄
い酸化膜（バッファ酸化膜）、２４・・・シリコン窒化
膜（耐酸化性膜）、２５・・・炉型の第１の拡散領域、
２６・・・薄い酸化膜（第２の絶縁膜）、２７・・・多
結晶シリコン配線（ゲート電極）、２８・・・多結晶シ
リコン配線、２９・・・ケ゛−ト絶縁膜、３０・・・酸
化膜パターン、３Ｉ・・・炉型のソース（又はドレイン
）領域、３２・・・炉型のドレイン（又はソース）領域
、３３・・・Ｎ＋型の拡散配線。出願人代理人　弁理士　鈴　江　武　彦手続補正書０５９気６・”−８８特許庁ヮ官　若　杉　和　夫　殿１、事件の表示特願昭５９−３０７０９号２、発明の名称半導体装置の製造方法３、補正をする者事件との関係　特ｅＨＢｌｔＡ人（３０７）株式会社　東芝６、補正の対象明細書７、補正の内容（１）明細書第３頁５行目〜同頁８行目において、「第
１図（ａ）　〜（ｅ）及び（１，ａす〜（ｅ’　）　・
”・Ａ　Ａ　’線に沿う断面図」とあるを、「第１図〜
第５図に示すように製造されている（特公昭５５−２５
５０２）。ここで、第１図（、）、第２図（、）、第３
図（＆）、第４図（ａ）及び第５図（、）は夫々平面図
、第１図（ｂ）、第２図（ｂ）、第３図（ｂ）、第４図
（ｂ）及び第５図（ｂ）は夫々前記第１図（、）〜第５
図（ａ）のＡ−Ａ’線に沿う断面図」と訂正する。（２）明細書箱３頁１０行目において、「第１図（、）
　、　（ａ”）　図示」とあ゛るを「第１図（ａ）　９
　（ｂ）図示」と訂正する。（３）明細書第３頁１３行目において、［第１図（ｂ）
　ｊ　（ｂ’　）Ｊとあるな［第２図（ａ）　、　（ｂ
）　Ｊと訂正する。（４）　明細書第３頁１７行目において、「第１図（Ｃ
）。（ｃ／　）Ｊとあるを［第３図（ａ）　、　（ｂ）ｊと
訂正する。（５）　明細書箱４頁７行目において、「第１図（ｄ）
。（ｄ’）Ｊとあるを「第４図（ａ）　、　（ｂ）Ｊと訂
正する。（６）明細書箱４頁１２行目において、「第１図（ｅ３
．（ｓ’）Ｊとあるを［第５図（ａ）　、　（ｂ）　Ｊ
と訂正する。（７）明細書第４頁１３行目及び同頁１８行目において
、「第１図（、’）Ｊとあるな「＄５図（ｂ）」と訂正
する。（８）明細書第５頁１８行目〜第６頁１行目において、
「第２図（ａ）〜・・・沿う断面図」とあるを。「第６図〜第８図を参照して説明する。なお。第６図（ｂ）、第７図（ｂ）、第８図（ｂ）は夫々第６
図（、ｌ）、第７図（ＩＬ）、第８図（、）のＡ−Ａ線
に沿う断面図」と訂正する。（９）明細間第６頁１行目において、「同図（ａ）」と
あるな「第６図（ａ）」と訂正する。叫　明細＠＄６頁１６行目において、［第２図（、）　
、　（ａ’　）’　Ｊとあるを「第６図（ａ）　、　（
ｂ）　Ｊと訂正する。（１１１明細書第７頁１行目において、「第２図（ｂ）
（ｂ’）ｊとあるを「第７図−（ａ）　＃　（ｂ）　Ｊ
と訂正する。（１２明細書第８頁５行目において、「第２図（Ｃ）。（ｃ′）」とあるな「第８図（ａ）　ｌ　（ｂ）Ｊと訂
正する。Ｑ３）　明細書箱８頁６行目において、「同図（Ｃ）」
とあるを「第８図（ａ）」と訂正する。手続補正書動側昭和５９イせ６０月−６日特許庁長官　若　杉　和　夫　殿１、事件の表示特願昭５９−３０７０９号２、発明の名称半導体装置の製造方法３、補正をする者事件との関係　特許出願人（３０７）株式会社　東芝４、代理人昭和５９年５月２９日７、補正の内容（１）明細書箱９頁１４行目〜第１０頁１行目において
、「第１図（、）〜（、）は従来の・・・・・・Ａ−Ａ
線に沿う断面図である。」とあるを、［第１図〜第５図
は従来のシリコングーＦＭＯ８型集積回路装置の製造方
法を工程順に示す説明図、第６図〜第８図は本発明の一
実施例に係るシリコングー）　Ｍ　０８　ｉｌｌ集積回
路装置の製造方法を工程順に示す説明図である。」と訂
正する。（２）図面の番号を別紙に未配する如く訂正する。ｉ’ｉ＋Ｉｌノ１（ａ）　第７図　（ｂ） ≠　仲勢

Claims

【特許請求の範囲】

（１）　シリコンゲート電界効果トランジスタ、多結晶
シリコン配線、及びこの多結晶シリコン配線に対してク
ロスアンダ−する拡散配線を有する半導体装置の製造方
法において、第１導電型の半導体基板上面にアクティブ
領域、拡散配線領域を設定し、これら領域を除く部分に
厚い第１の絶縁膜を形成する工程と、上記多結晶シリコ
ン配線と拡散配線が交差する交差領域／Ｉパ・５上に薄
い酸化膜を介して耐酸化性膜を形成する工程と、上記交
差領域の基板表面に耐酸化性膜をマスクとして第２導電
型の不純物を導入し、第１の拡散領域を形成する工程と
、前記耐酸化性膜をマスクとして第１の拡散領域に薄い
第２の絶縁膜を形成する工程と、前記アクティブ領域及
び交差領域上に夫々多結晶シリコン配線を形成する工程
と、この多結晶シリコンｉ！ｉ２．線をマスクとして前
記薄い酸化膜及び第２の絶縁膜を選択的に除去する工程
と、前記多結晶シリコン配線及び第１の絶縁膜をマスク
としてアクティブ領域及び拡散配線領域の基板に第２導
電型の不純物を導入し、第２の拡散領域を形成する工程
とを具備し、前記アクティブ領域にシリコングートトラ
ンソスタを、交差領域に多結晶シリコン配線にクロスア
ンダ−する拡散配線領域を形成することを特徴とする半
導体装置の製造方法０
（２）　半導体基板に第２の不純物を導入する手段がイ
オン注入もしくは熱拡散であることを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。
（３）耐酸化性膜としてシリコン窒化膜を用いることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。