JPS5917865B2 - ハンドウタイソウチノセイゾウホウホウ - Google Patents
ハンドウタイソウチノセイゾウホウホウInfo
- Publication number
- JPS5917865B2 JPS5917865B2 JP50131593A JP13159375A JPS5917865B2 JP S5917865 B2 JPS5917865 B2 JP S5917865B2 JP 50131593 A JP50131593 A JP 50131593A JP 13159375 A JP13159375 A JP 13159375A JP S5917865 B2 JPS5917865 B2 JP S5917865B2
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- JP
- Japan
- Prior art keywords
- oxide film
- drain
- semiconductor layer
- source
- oxidation
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、本発明の目的は
、いわゆるＭＯＳＩＣ等における各製造工程で、表面の
凹凸差を少なくし、微少なパターンによるＩＣの製造を
容易にし、且、マスク合せズレ等の影響を少なくした製
造方法を提供するもの５ である。
、いわゆるＭＯＳＩＣ等における各製造工程で、表面の
凹凸差を少なくし、微少なパターンによるＩＣの製造を
容易にし、且、マスク合せズレ等の影響を少なくした製
造方法を提供するもの５ である。
いわゆるＳｉゲート、ＰチャンネルＭＯＳＩＣの製造法
は、先づ、厚いフィールド酸化膜（厚さ約１μ）を形成
し、次いでソース、ドレイン、ゲート等を形成する部分
をエッチし、新たにゲート酸’ｏ 化膜（厚さ約１００
０λ）を形成する。
は、先づ、厚いフィールド酸化膜（厚さ約１μ）を形成
し、次いでソース、ドレイン、ゲート等を形成する部分
をエッチし、新たにゲート酸’ｏ 化膜（厚さ約１００
０λ）を形成する。
このため半導体基板の表面でフィールド酸化膜とゲート
酸化膜との厚さの差が約１μ近くもあり大きな段差を生
じている。ゲート酸化膜及びフィールド酸化膜の上に多
結晶シリコン（厚さ約８０００Ａ）を’５ 成長させて
ゲートのパターンを形成し、このゲートをマスクとして
ゲート酸化膜をエッチし、ソース、ドレインとなるべき
所を露出させる。次いで、Ｐ型不純物を多結晶シリコン
およびソース、ドレイン領域へ拡散させる。
酸化膜との厚さの差が約１μ近くもあり大きな段差を生
じている。ゲート酸化膜及びフィールド酸化膜の上に多
結晶シリコン（厚さ約８０００Ａ）を’５ 成長させて
ゲートのパターンを形成し、このゲートをマスクとして
ゲート酸化膜をエッチし、ソース、ドレインとなるべき
所を露出させる。次いで、Ｐ型不純物を多結晶シリコン
およびソース、ドレイン領域へ拡散させる。
次にＣＶＤ法’０ 等による二酸化シリコンを成長させ
、コンタクト部を窓明けして、金属配線を形成する。こ
のような製造方法においては多結晶シリコンによる段差
は約８０００Λ近くにもなる。
、コンタクト部を窓明けして、金属配線を形成する。こ
のような製造方法においては多結晶シリコンによる段差
は約８０００Λ近くにもなる。
この段差の大きさのため、微少パターンを形成するのが
’５ 困難となる。又、多結晶シリコン層に交差する金
属配線は、段差部でしはしは断線を示す。更にフィール
ド酸化膜を形成するとき、例えはリンを不純物とした基
板では酸化膜界面附近にリン不純物のパイルアップが起
り、フィールド酸化膜のしき”０ い値電圧ＶＴを下げ
る効果があり、このためより厚いフィールド酸化膜厚を
必要としている。又、コンタクトを形成すべき場所がソ
ース、ドレインにおいては基板表面に対して一番低い所
に位置し、一方ゲートに対してはソース等に比較して、
フィ’５−ルド酸化膜及び多結晶シリコンの両者の厚さ
だけ高い所に位置している。このため、基板表面にフォ
トレジストを塗布したとき、コンタクト部の窓明けをす
べき所で、フオトレジスト膜の厚さが大きく異なり、こ
のため、微少パターンでは厚いフオトレジスト膜の部分
での窓明けが困難となる。本発明は上記従来の欠点を解
消し、とくにＭＯＳＩＣに適した製造方法を提供するも
のであつて、以下その一実施例を図面とともに説明する
。
’５ 困難となる。又、多結晶シリコン層に交差する金
属配線は、段差部でしはしは断線を示す。更にフィール
ド酸化膜を形成するとき、例えはリンを不純物とした基
板では酸化膜界面附近にリン不純物のパイルアップが起
り、フィールド酸化膜のしき”０ い値電圧ＶＴを下げ
る効果があり、このためより厚いフィールド酸化膜厚を
必要としている。又、コンタクトを形成すべき場所がソ
ース、ドレインにおいては基板表面に対して一番低い所
に位置し、一方ゲートに対してはソース等に比較して、
フィ’５−ルド酸化膜及び多結晶シリコンの両者の厚さ
だけ高い所に位置している。このため、基板表面にフォ
トレジストを塗布したとき、コンタクト部の窓明けをす
べき所で、フオトレジスト膜の厚さが大きく異なり、こ
のため、微少パターンでは厚いフオトレジスト膜の部分
での窓明けが困難となる。本発明は上記従来の欠点を解
消し、とくにＭＯＳＩＣに適した製造方法を提供するも
のであつて、以下その一実施例を図面とともに説明する
。
第１〜９図に示す本発明の実施例はシリコンゲート、Ｐ
チヤネル型ＭＯＳＩＣについての例である。第１図にお
いて、１はｎ型シリコン基板で、リンを不純物として、
１Ｘ１０１６ａｔ０ｍｓ／Ｃｒｌｌ程度の濃度を有する
。２は基板１を酸化して形成した、ゲート酸化膜叉はフ
イールド酸化膜の一部となるべき絶縁層で、厚さ１００
０λ程度であり、拡散層を形成すべき一部に窓明けして
、基板シリコン面を露出させている。
チヤネル型ＭＯＳＩＣについての例である。第１図にお
いて、１はｎ型シリコン基板で、リンを不純物として、
１Ｘ１０１６ａｔ０ｍｓ／Ｃｒｌｌ程度の濃度を有する
。２は基板１を酸化して形成した、ゲート酸化膜叉はフ
イールド酸化膜の一部となるべき絶縁層で、厚さ１００
０λ程度であり、拡散層を形成すべき一部に窓明けして
、基板シリコン面を露出させている。
３は厚さ約２０００λの多結晶シリコン層で全面に形成
する。
する。
こうしたのち、シリコン層３上に耐酸化性膜であるシリ
コンナイトライド４を形成し、このシリコンナイトライ
ド４をフオトレジスト５のパターンで、選択的にエツチ
する。
コンナイトライド４を形成し、このシリコンナイトライ
ド４をフオトレジスト５のパターンで、選択的にエツチ
する。
６は寄生ＭＯＳＴｒ動作を防止するためのチヤネルスト
ツパ形成のための不純物イオンで、フオトレジスト５の
パターンで選択的に半導体基板にイオン注入される。
ツパ形成のための不純物イオンで、フオトレジスト５の
パターンで選択的に半導体基板にイオン注入される。
７は打込まれたイオンを示す。
６，７はＰチヤネルではリン、ｎチヤネルではボロンを
用いるが、必らずしも用いなくとも良い（第２図）。
用いるが、必らずしも用いなくとも良い（第２図）。
次いで、フオトレジスト５を除去し、フイールド酸化膜
形成のための酸化を行なうと、シリコンナイトライド４
に覆われていない部分の多結晶シリコン３はフイールド
酸化膜８になる（第３図）。
形成のための酸化を行なうと、シリコンナイトライド４
に覆われていない部分の多結晶シリコン３はフイールド
酸化膜８になる（第３図）。
次にシリコンナイトライド４を除去し、全面に多結晶シ
リコン９を約２０００人の厚さに形成する。第４図にお
いて９′は多結晶シリコンがフイールド酸化膜８と交差
する部分である。次にｎ型基板へのオーミツクコンタク
トをとるためのリンドープした酸化膜１０のパターンを
形成し、全面にボロン不純物を拡散させると、リンドー
プ酸化膜１０の下はｎ型多結晶シリコンとなり、更に基
板へもｎ型拡散層１２が形成されるとともにそれ以外の
場所にはボロンが拡散され多結晶シリコン９はＰ型多結
晶シリコンとなり基板にもＰ型拡散層１１が形成される
。次に、表面のガラス層及びリンドープ酸化膜１０を除
去し、全面にシリコンナイトライド１３を形成させる（
第５図）。
リコン９を約２０００人の厚さに形成する。第４図にお
いて９′は多結晶シリコンがフイールド酸化膜８と交差
する部分である。次にｎ型基板へのオーミツクコンタク
トをとるためのリンドープした酸化膜１０のパターンを
形成し、全面にボロン不純物を拡散させると、リンドー
プ酸化膜１０の下はｎ型多結晶シリコンとなり、更に基
板へもｎ型拡散層１２が形成されるとともにそれ以外の
場所にはボロンが拡散され多結晶シリコン９はＰ型多結
晶シリコンとなり基板にもＰ型拡散層１１が形成される
。次に、表面のガラス層及びリンドープ酸化膜１０を除
去し、全面にシリコンナイトライド１３を形成させる（
第５図）。
次いで、イオン注入のマスクとなる例えばアルミニウム
を全面に蒸着してパターン１４を形成しこのパターンで
、シリコンナイトライド１３および多結晶シリコン９の
一部を選択的にエツチする。
を全面に蒸着してパターン１４を形成しこのパターンで
、シリコンナイトライド１３および多結晶シリコン９の
一部を選択的にエツチする。
エツチされた部分の多結晶シリコン１７の厚さは例えば
１５００λとする。次にソース、ドレインを形成する不
純物イオン１５例えばボロン、イオンをイオン注入法に
よつて、上記アルミニウムパターンをマスクとして基板
中に導入し、ソース、ドレイン１６を形成する（第６図
）。
１５００λとする。次にソース、ドレインを形成する不
純物イオン１５例えばボロン、イオンをイオン注入法に
よつて、上記アルミニウムパターンをマスクとして基板
中に導入し、ソース、ドレイン１６を形成する（第６図
）。
このイオン注入は不純物を多結晶シリコン１７とゲート
酸化膜２′を通して基板中に導入されなければならない
。一方、チヤネルストツパ７の所へは、不純物を導入し
てはならないため、８の所の酸化膜の厚さはゲート酸化
膜１０００人に多結晶シリコン３を酸化した厚さが加わ
つたことになつている。シリコンを酸化したとき、酸化
膜厚はほぼ２倍の厚さが形成されるので、８の所では多
結晶シリコン３の２０００八が、４０００人の酸化膜と
なり、合計５０００λの厚さとなる。イオン注入を行な
うとき、不純物イオンの飛程を、シリコン及び二酸化シ
リコンでほぼ同じとすれば、ソース、ドレイン１６を形
成すべき所では、シリコン換算２５００λの厚さを通し
て、不純物イオンを基板に導入しなければならない。一
方このとき、チヤネルストツパ７の所ではフイールド酸
化膜８はシリコン換算５０００人の厚さとなり、イオン
の加速電圧を適当に選べば、ソース、ドレイン領域だけ
に不純物を導入し、他の部分へは実質的に導入しないこ
とができる。このイオン注入に際しては、ソース、ドレ
インを形成する場所以外に、更にマスクを設けても良い
。次に、マスクとなつたアルミニウムパターン１４を除
去し、シリコンナイトライド１３に覆われていない部分
の多結晶シリコンを酸化する（第７図）。
酸化膜２′を通して基板中に導入されなければならない
。一方、チヤネルストツパ７の所へは、不純物を導入し
てはならないため、８の所の酸化膜の厚さはゲート酸化
膜１０００人に多結晶シリコン３を酸化した厚さが加わ
つたことになつている。シリコンを酸化したとき、酸化
膜厚はほぼ２倍の厚さが形成されるので、８の所では多
結晶シリコン３の２０００八が、４０００人の酸化膜と
なり、合計５０００λの厚さとなる。イオン注入を行な
うとき、不純物イオンの飛程を、シリコン及び二酸化シ
リコンでほぼ同じとすれば、ソース、ドレイン１６を形
成すべき所では、シリコン換算２５００λの厚さを通し
て、不純物イオンを基板に導入しなければならない。一
方このとき、チヤネルストツパ７の所ではフイールド酸
化膜８はシリコン換算５０００人の厚さとなり、イオン
の加速電圧を適当に選べば、ソース、ドレイン領域だけ
に不純物を導入し、他の部分へは実質的に導入しないこ
とができる。このイオン注入に際しては、ソース、ドレ
インを形成する場所以外に、更にマスクを設けても良い
。次に、マスクとなつたアルミニウムパターン１４を除
去し、シリコンナイトライド１３に覆われていない部分
の多結晶シリコンを酸化する（第７図）。
例えば１５００λの多結晶シリコン１７が酸化されて約
３０００λの二酸化シリコン１８となる。次にシリコン
ナイトライド１３を除去し、全面にＣＶＤ法による二酸
化シリコン層１９を成長させる（第８図）。
３０００λの二酸化シリコン１８となる。次にシリコン
ナイトライド１３を除去し、全面にＣＶＤ法による二酸
化シリコン層１９を成長させる（第８図）。
次いで二酸化シリコン層１９に窓明けを行ない、コンタ
クトとして必要な部分の多結晶シリコン層の表面を露出
させる。ところで、シリコンナイトライド１３は、必ら
ずしも前に述べたように除去する必要はなく、残したま
ま、ＣＶＤ二酸化シリコン層を成長させ、二酸化シリコ
ン層へ窓明けし、次いで、シリコンナイトライド１３を
窓明して、コンタクトとしての多結晶表面を露出させて
も良い。次にアルミニウムを蒸着し、配線パターン２０
を形成することにより、第９図に示すごとくＭＯＳＩＣ
を形成することができる。以上述べてきた製造方法は、
チヤネルストツパのイオン注入マスクと、フイールド酸
化膜形成のパターンを同一のものを使用することが可能
となる。
クトとして必要な部分の多結晶シリコン層の表面を露出
させる。ところで、シリコンナイトライド１３は、必ら
ずしも前に述べたように除去する必要はなく、残したま
ま、ＣＶＤ二酸化シリコン層を成長させ、二酸化シリコ
ン層へ窓明けし、次いで、シリコンナイトライド１３を
窓明して、コンタクトとしての多結晶表面を露出させて
も良い。次にアルミニウムを蒸着し、配線パターン２０
を形成することにより、第９図に示すごとくＭＯＳＩＣ
を形成することができる。以上述べてきた製造方法は、
チヤネルストツパのイオン注入マスクと、フイールド酸
化膜形成のパターンを同一のものを使用することが可能
となる。
また、フイールド酸化膜形成時に半導体基板の酸化を行
なわないので、不純物偏析による寄生ＭＯＳＴｒのしき
い値の変動を起さない。更に、フイールド酸化膜と他の
部分との高低差は、フイールド酸化膜を多結晶シリコン
を選択酸化で形成するため、従来の％以下となる。更に
ソース、ドレインをセルフアライン方式で形成し、且、
同一パターンで、酸化、絶縁化を行なうので、きわめて
平坦な表面が得られる。更に、金属配線とのコンタクト
を設けるべき場所が、ほぼ同じ高さにあるので窓明けが
きわめて容易となる。このように、本発明の方法はＩＣ
製造工程で表面の凹凸差を少なくすることが可能となり
より微少なパターンでのＩＣの製造を容易にし、ＩＣの
マスク合せズレ等による影響を少なくすることのできる
すぐれた工業的価値を奏するものである。
なわないので、不純物偏析による寄生ＭＯＳＴｒのしき
い値の変動を起さない。更に、フイールド酸化膜と他の
部分との高低差は、フイールド酸化膜を多結晶シリコン
を選択酸化で形成するため、従来の％以下となる。更に
ソース、ドレインをセルフアライン方式で形成し、且、
同一パターンで、酸化、絶縁化を行なうので、きわめて
平坦な表面が得られる。更に、金属配線とのコンタクト
を設けるべき場所が、ほぼ同じ高さにあるので窓明けが
きわめて容易となる。このように、本発明の方法はＩＣ
製造工程で表面の凹凸差を少なくすることが可能となり
より微少なパターンでのＩＣの製造を容易にし、ＩＣの
マスク合せズレ等による影響を少なくすることのできる
すぐれた工業的価値を奏するものである。
第１〜９図は本発明の一実施例にかかるＰチヤネルシリ
コンゲートＭＯＳＩＣの製造工程の断面図である。 １・・・・・・ｎ型半導体基板、２，８，１８，１９・
・・・・・二酸化シリコン、３，９，９１，１７・・・
・・・多結晶シリコン、４，１３・・・・・・シリコン
ナイトライド、５・・・・・・フオトレジスト、６・・
・・・・リンイオン、７・・・・・・注入されたリン不
純物、１０・・・・・・リンドープ[■■型拡散層、１
４・・・・・・イオン注入のマスク材、１５・・・・・
・ボロンイオン、１６・・・・・・注入されたボロン不
純物、２０・・・・・・アルミニウム配線。
コンゲートＭＯＳＩＣの製造工程の断面図である。 １・・・・・・ｎ型半導体基板、２，８，１８，１９・
・・・・・二酸化シリコン、３，９，９１，１７・・・
・・・多結晶シリコン、４，１３・・・・・・シリコン
ナイトライド、５・・・・・・フオトレジスト、６・・
・・・・リンイオン、７・・・・・・注入されたリン不
純物、１０・・・・・・リンドープ[■■型拡散層、１
４・・・・・・イオン注入のマスク材、１５・・・・・
・ボロンイオン、１６・・・・・・注入されたボロン不
純物、２０・・・・・・アルミニウム配線。
Claims (1)
- １ 半導体基板の一主面上にトランジスタのソース、ド
レインに隣接する拡散層形成部が開孔された絶縁膜とそ
の上に第１の多結晶半導体層を設け、該第１の多結晶半
導体層上のフィールド酸化膜形成部を除く部分に第１の
耐酸化性膜を設け、該第１の多結晶半導体層の上記第１
の耐酸化性被膜で覆われていない部分を酸化し、フィー
ルド酸化膜を形成する工程と、上記第１の耐酸化性膜を
除去し、上記第１の多結晶半導体層上に第２の多結晶半
導体層を成長させる工程と、上記絶縁膜開孔部の半導体
基板に不純物を導入して上記ソース、ドレインに隣接す
る拡散層を形成する工程と、上記第２の多結晶半導体層
上に第２の耐酸化性膜を設け、上記ソース、ドレイン形
成領域上の上記第２の耐酸化性膜と上記第２の多結晶半
導体層の一部を蝕刻し、上記半導体基板の上記ソース、
ドレイン形成領域に不純物を導入してソース、ドレイン
に領域を形成する工程と、上記第２の耐酸化性膜に覆わ
れていない部分の上記多結晶半導体層を酸化し絶縁膜と
成す工程とを備えたことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50131593A JPS5917865B2 (ja) | 1975-10-31 | 1975-10-31 | ハンドウタイソウチノセイゾウホウホウ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50131593A JPS5917865B2 (ja) | 1975-10-31 | 1975-10-31 | ハンドウタイソウチノセイゾウホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5255475A JPS5255475A (en) | 1977-05-06 |
| JPS5917865B2 true JPS5917865B2 (ja) | 1984-04-24 |
Family
ID=15061669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50131593A Expired JPS5917865B2 (ja) | 1975-10-31 | 1975-10-31 | ハンドウタイソウチノセイゾウホウホウ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917865B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152567U (ja) * | 1987-03-25 | 1988-10-06 | ||
| JPH01179278U (ja) * | 1988-06-08 | 1989-12-22 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140483A (en) * | 1978-04-21 | 1979-10-31 | Nec Corp | Semiconductor device |
| US4231051A (en) * | 1978-06-06 | 1980-10-28 | Rockwell International Corporation | Process for producing minimal geometry devices for VSLI applications utilizing self-aligned gates and self-aligned contacts, and resultant structures |
| JPS5694775A (en) * | 1979-12-28 | 1981-07-31 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS59108317A (ja) * | 1982-12-13 | 1984-06-22 | Mitsubishi Electric Corp | 電極配線形成法 |
-
1975
- 1975-10-31 JP JP50131593A patent/JPS5917865B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152567U (ja) * | 1987-03-25 | 1988-10-06 | ||
| JPH01179278U (ja) * | 1988-06-08 | 1989-12-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5255475A (en) | 1977-05-06 |
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