JPS60177494A - 半導体メモリセルの駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メモリセルの駆動方法に関するものであ
る。

３つのトランジスタで構成される半導体メモリセルが特
願昭５８−０２３９４１号で提案されている。

第１図は前記出願の発明の一実施例のブロック図であり
、第２図は第１図のメモリセルの書き込み及び読み出し
のために使用される信号の電圧波形図である。このメモ
リセル（以下改良３　’ｆセルとｄＣす）の王な特徴は
、メモリセル自体の大きさを小さくできることと、貯蔵
情報に適合した２棟類の異なった大きさの電流を流し帰
るようにメモリセルが構成されていることと、２値成圧
で動作し得るようにメモＩＩ　ヒルが構成されているこ
と、にある。この第２の特徴は、メモリセルを微細化し
ても読み出し信号が低下いることが少ないという利点を
生む。そのため、改良３Ｔセルを用いた半導体集積化記
憶装置は、メモリセル自体が小さく、センスアンプ感度
の限界で高集積化が制限されることがないという高密度
化、大容量化に適した特徴をもつ。

ところが、この改良３Ｔセルを使った半導体集積化記憶
装置の駆動方法にはセンスアンプの動作の複雑さの点で
問題があった。この改良３Ｔセルを使った半導体集積化
記憶装置では％第２図の波形ｎ、２４によって表わされ
るように読み出し時のディジット線電圧の大小関係は書
き込み時のディジット線電圧の大小関係と逆になってし
まう。例えばディジット線の電圧を３ｖにして１１′′
情報を書き込んだセルを読み出した場合には、ディジッ
ト線の電圧は□ｖかまたはそれに近い値になっており、
その後通常のフリップ・フロップ型のセンスアンプで増
幅するとディジット線の電圧はＯｖになる。従来の改良
３Ｔセルはダイナミック・メモリなので少なくともある
時間周期ごとに情報のりフレッシーが必要になる。とこ
ろが上記のように書き込み時と読み出し時とでディジッ
ト線電圧が反転してしまうために、再書き込み時にはデ
ィジット線電圧を反転させる必要があった。第３図はこ
の目的のために設計されたセンスアンプの一例である。

読み出し時にはトランジスタＴＩ、Ｔ２をオン状態、Ｔ
３．Ｔ４をオフ状態にしてディジット線上に読み出され
た情報信号をフリップフロップ回路で増幅する。再書き
込み時には’Ｉ”ｌ、Ｔ２をオフ状態、Ｔ３．Ｔ４をオ
ン状態にしてディジット線電圧を反転する。この場合、
ディジット線電圧を反転させるために消費電力が増大し
、さらにセンスアンプの面積が増大し、トランジスタＴ
Ｉ。

Ｔ２．Ｔ３．Ｔ４　の動作を制御する信号が必要になっ
ていた。このことは改良３Ｔセルを使った半導体集積化
記憶装置の高密度化、大容量化にとって大きな障害とな
っていた。

本発明の目的は、改良３Ｔセルを用いることにより高密
度化、大容量化に適しており、さらに再書き込み時にデ
ィジットｍ−ｔｔｔ圧を反転する必要がなくセンスアン
プの動作が簡単でしかも消費電力の少ない半導体メモリ
セルの駆動方法を与えることである。

本発明による半導体メモリセルの駆動方法は、ゲート電
極、第１の基準電位が供給される第１通電電極、第２通
電電極、および第２の基準電位が供給される基板領域を
有する第１導電型の第１ＦＢＴと、ゲート電極、前記第
２の基準電位が供給される第１通電電極、電気的に浮い
た状態にある第２通軍電極、および前記第１　Ｆｌｉ：
Ｔの第２通電電極に直結された基板領域とを有する第２
導電型の第２　ＦＬＡＴと、前記第２ＦＥＴの第２通゛
亀・電極に直結されて電気的に浮いた状態にある第１ゲ
ート電極、前記第２の基準電位が供給される第２ゲート
′電極、第１通電電極、および前記第１ＦＢ’ｌ’の第
２通電電極に直結された第２通電電極とを有する第１導
車型の第３ＦＥＴと、一方の端子を前記第３ＦＥＴの第
１ゲート電極に、また他方の端子を前記第３ＦＥＴの第
１通電電極に直結した容量と、前記第１　ＦｗＴのゲー
ト電極に接続され、読み出し時に前記第１ＦＥＴをオン
する信号を供給する第１アドレス線と、前記第２ＰＥＴ
のゲート電極に接続され、書き込み時に前記第２　ＦＥ
Ｔをオンする信号を供給する第２アドレス線と、前記第
３ＦＥＴの第１通電電極に接続され、書き込み時に前記
容量を介して前記第３ＦｇＴの第１ゲート電極へ供給さ
れて、前記第３ＦＩＴのチャネル抵抗を大小いずれかに
設定する貫き込み信号を供給し、読み出し時に前記第３
ＦＮＴの導通状態を検出するための信号を供給するディ
ジット線と′よりなる半導体メモリセルの駆動方法であ
って、読み出し時に前記第１ＦＥＴの第１ゲート電極か
ら前記第３ＦＥＴの第１通電電極へ向うキャリヤの移動
を前記半導体メモリセルに接続されたセンスアンプで検
出する、特徴を有する。

次に図を参照しながら、本発明の駆動方法とその効゛果
を説明する。用いるメモリセルとしては。

第１図に示した改良３Ｔセルをそのまま使う。

このメモリセルは、ゲート電極１ｇと第１の基準電位１
１が供給される第１通電電極１ａと第２通電電極１ｂと
第２の基準電位１２が供給される基板領域ＩＣとを有す
る第１導電型の第１ＦＥＴ１と、ゲート電極２ｇと第２
の基準電位１２が供給される第１通電電極２ａと電気的
に浮いた状態にある第２通電電極２ｂと第１ＦＥＴの第
２通電電極１ｂに直結された基板領域２Ｃとを有する第
２導電型の第２　ＦＥＴ　２Ｃ１この第２ＦＥＴの第２
通電電極２ｂに直結されて電気曲番ト浮いた状態にある
第１のゲート電極３ｇｌと第２の基準電位［２が供給さ
れる第２のゲート電極３ｇ２と第１通電電極３ａと第１
　ＦＩｆｌＴの、ｇ２通′Ｉｔぼ極１ｂに直結された第
２通電電極３ｂとを有する第１導電型の第３　ＦＥＴ３
と、一方の端子を第３ＦＥＴの第１のゲート電極３ｇｌ
に能力の端子を第３１Ｔの第１通電電極３ａに直結した
容量４と、第１ＦＥＴのゲート電極１ｇに接続され読み
出し時に第１　ＦＥＴ　１をオンする信号を供給する第
１アドレス線ＡＩ、１と第２ＦＥＴのゲート電極２ｇに
接続され書込み時に第２Ｆｇ’ｒｚをオンする信号を供
給する第２アドレス線ＡＬ２と、第３１＋　Ｂ　Ｔの第
１通電電極３ａに接続され書き込み時に容量４を介して
第３　ＦｌｊＴの第１ゲート電極３ｇｌへ供給されて第
３１”ＥＴ３のチャネル抵抗を大小何れかに設定する書
き込み信号を供給し、読み出し時に第３１ｉ”ＥＴ３の
ｉ］＋ｆｌ状態を検出するための信号を供給するディジ
ット線ＤＬとを含んで構成される。

次にこのメモリセルを例にとって本発明の駆動方法につ
い−Ｃ説明する。ここで、・■３１導４Ｊ智νをＮ１ａ
（２導電為シをＰとし、第１ＦＥＴ１をＮチャ不ｌしＭ
Ｏ８ＦＥＴ％第８ＦＥＴ２をＰチャイ、ルＭ０８Ｆ１４
Ｔ。

第３Ｆｊ、？Ｔ３をＮチャネル接合型ＦＥＴとする。

また、第１のｔＮ準′亀電位Ｏｖ１第２の基準１在位を
Ｏｖｃ！：　Ｌ　ｓ　第１　Ｆ　ｍ　ｉ’　）ｌ＋ＪＪ
　ｌｌｌ’ｔ　威圧ハ１．５　Ｖ　、　第２Ｐ　Ｅ　Ｔ
の閾値電圧は、裁板り威圧がＯｖの１１．’ｉに１０ｖ
、＆＆　亀−圧力３Ｖ　（Ｄ時ニ０．５Ｖ　、　、１４
３　Ｆ　１４　’ｌ’　０）１：＠Ｊｆｉ　ｌ電圧は０
．５Ｖである場合を想定才・搗２進↑ｄ＠は。

電気的に浮いた状態にあるＰ型鴇域２ｂ、３ｇ１（以下
電荷蓄積領域と呼ぶ）につながる容量４などの容量を充
放電することによって蓄入られる。

この場合、第４図にその一１クリが表わされるような動
作信号波形によってメモリ動作が行なわれ◇。

書き込み動作時には第２アドレス婦屯圧４２をＯｖにし
、ディジットａ電圧は書き込む２進情報に応じ、１０“
情報のときは４３のよ・）にＯＶにし　Ｎ１“１報のと
きは４４のように３ｖにする。この時Ｐ型チャネル第２
１・Ｅ′ｖは導通状態になるため、電荷蓄積領域の市、
圧４５　、４Ｇはｕ　Ｏｔｔの場合（４５）も′１″の
場合（４６）も（ＩＶになる。この後第４図に示すよう
に、まず第２７′ドレス吻市川を３■にし、次にディジ
ノＩ−線を３ｖにすると書き込み動作が終ｒする、この
時、゛…、萌蓄積・領域の電圧は、客１ｊＬ４を通じＣ
の谷＋４カンプリングにより０％　０　／／を書き込ん
だ］汗（４，５）はＯｖと３ｖとの中間の値に、また１
１“を・ルき込んだ揚台（４６）はほばＯｖになる。こ
の１０“を誓き込んだ場合の゛−荷蓄積追域の′市−圧
は容３Ｉｔ４の値と電荷蓄積′ｐ口域に寄生するその他
の＃遊容献との比によって決まる。ここでは仮に容量４
が鍼荷蓄＋＆＝直域の全容１暖の５０係を占めるものと
すると、この′０“をルき込んだ場合の電荷″４積領域
の゛電位は約１．５ｖになる。

＾光み出し１萌１乍Ｂ、７にはディジット緋をセンスア
ンプへつなき、この電圧を３Ｖにしだ状啜で第１アドレ
ス巌を３ｖにする。この時第１ＦＥＴは辱通状態になる
ため、ディジット線ＤＬは第３ＦＩ］Ｔを介して第１．
の基準電位（Ｏｖ）を与える電源端子１１につながる。

メモリセルに′１０“が蓄えられている場合は、第３Ｐ
ＥＴはその第１ゲート′電極が約１，５ｖのため導通状
態にあり、ディジット線ＤＬから電源端子１１へ電流が
流れるので、ディジット線電圧は４３のように低下する
。

メモリセルに′ｌ“が蓄えられている場合は％第３’Ｆ
ＢＴは’ｃ（Ｄ’ｌＸ１ゲート’９ｉＬ”ｔｉ３ｇ１が
約ＯＶ、！：なっているため導通しない状態にあり、デ
ィジット線ＤＬから電源端子１１へ流れる電流はなくデ
ィジット線電圧は４４のように３ｖのままである。この
ディジット線電圧の差によって′０“、ゝｌ“の読み出
し動作が行なわれる。

この後、第５図に一例を示すようなセンスアンプで増幅
する。その結果メモリセルに１０“カ蓄工られている場
合にはディジット線電圧はＱＶになり、″に１“が蓄え
られている場合にはディジット線電圧は３ｖになる。情
報のりフレッシー等で読み出した情報を再書き込みする
場合にはこのまま第２アドレス線電圧をＯＶにして書き
込み動作を行なえばよい。以上の間、第２ＰｇＴは非導
通状態にあるため、メモリセルに蓄えられた２進情報は
読み出し動作の影響を受けず、読み出し動作は非破壊で
行なうことができる。

読み出しも書き込みも行なわれない非選択メモリセルで
は、第１アドレス線をＯＶに、第２アドレス線を３ｖに
保つ。この時Ｎ型チャネル第１ＦＥＴもＰ型チャネル第
２　ＦＥＴ　も非導通状態になるため′電源端子１１の
電位はディジット線ＤＬに影響を与えず、ディジット線
の電圧変化は電荷蓄積領域の電位に対しては影響するも
のの、蓄積されている電荷量すなわち２進情報には影響
を与えない、例えば、非選択メモリセルの中にはディジ
ット線がＯｖになる場合があるが、この場合の１１“を
蓄積しているメモリセルの電荷蓄積領域の電位は−１，
５ｖ　まで上昇する。しかしこの時、第２アドレス線電
圧は３ｖであり、第２ＦＥＴの閾値電圧は１．Ｏｖであ
るから、この電位上昇は非選択メモリセルの蓄積電荷量
に影響を与えない。

以上示した本発明の駆動方法の場合、第２図で説明した
ような駆動方法と比較してどの程度消費電力が減少する
かを示す。例えばメモリ容量が２５６にビットの場合を
考える。ディジット線描たりの容量が１．５　ｐＦ　１
ビツト線の数が２０４８本、サイクルタイムが２００　
ｎ５ｅｃ　の場合には第２図で説明したような駆動方法
では情報の再書き込みのためにディジット線の電圧を反
転させるのに約４００ｍＷの′電力が消費される。この
消費′電力は半導体メモリ全体で消費される全電力の約
半分であり。

非常に大きい。本発明の駆動方法によれば、情報の再書
き込みのためにディジット線の電圧を反転させる必要が
ないため上記のような電力を消費しない。

第６図ｔａ）　、　（ｂｌは第１図に示すメモリセルを
半導体基板に実現したものの平面図及びＡ−Ａ’断面図
である。

Ｐ型半導体基板３１は第１図の第１１１′ＥＴの基板領
域１ｃ、第２　Ｆ’ＥＴの第１通電電極２ａ、第３ＦＩ
Ｔの第２ゲート電極３ｇ２を兼ね、第２の基準電位が印
加される。Ｎ型領域３２は第１　ＦＥＴの第２通電電極
１ｂ％第２　ＦＦ３Ｔの基板領域２Ｃ，第３Ｆ’ＨＴ　
ｍ第２通電電極３ｂを兼ねる。Ｐ型領域３３は第２　Ｆ
ｆｆＴの第２通電電極２ｂ、第３　Ｆｌ（Ｔの第１ゲー
ト電極３ｇｌを兼ねる。Ｎ型領域３４は第３Ｆ１！３Ｔ
の第１通電電極３ａを形成し、ディジット線となる導体
層３９に接続される。Ｎ型領域３５は第１　Ｆｊ（Ｔの
第１通電電極１ａと第１の基準電位が供給される電源配
線を兼ねる。導体層３６は第１ＰＥ’ｌ’のゲート電極
１ｇ及び第１アドレス、１ｉｌｊＩＡＬ１を兼ねる。

導体ｌ−３７は第２　ＦＩＳＴのゲート電極２ｇ　及び
第２アドレス線ＡＬ２を兼ねる。３８は絶縁層、導体層
３９はディジット線である。第１図の容−ｆｔ４に対応
する容量は、Ｐ型領域３３とへ型領域３２　、３４との
間のＰＮ接合容量である。

本発明の駆動方法では、第１図の容ｆ４の容量カップリ
ングを介して書き込み時のディジット線電圧を電荷蓄積
領域に伝え、その電荷量を制御４ｉする。そのため容ｉ
４は電荷蓄積領域に寄生する他の容量と比べて十分な大
きさを持っていなければならない。電荷蓄積領域に寄生
する他の容量とは、例えば第２アドレス線となるゲート
電極との容量である。ところが第６図の構造の実施例の
場合には電荷蓄積領域となるＰ型領域３３は＠２アドレ
ス線となるゲート電極３７に対して自己整合に形成する
ことができるため、容易に上記の条件が満たされる。よ
って第６図の構造にすれば何ら特別な容量を付は加えな
くても、本発明に用いることのできる半導体集積化記憶
装置となっていることがわかる。

この半導体集積化記憶装置では、第６図ｆａ）　、　ｆ
ｂｌからもわかるように、１つの拡散層に幾つかの働き
を兼ねさせて使うことが出来るため、微小な面積の中に
３つのＦＥＴを収めることができる。この半導体集積化
記憶装置では読み出し信号はメモリセル中で１段増幅さ
れることになり、メモリセルを微小化しても低下するこ
とはない。

さらにこの半導体集積化記憶装置では、第４図に示した
信号波形からもわかるように、２値の電圧だけで動作す
る。そのため現在実用になっている半導体集積化記憶装
置との互換性はまったく問題がない。本発明の駆動方法
を採用すれば、第４図に示した信号波形からもわかるよ
うに、再書込み時にディジット線電圧を反転する必要が
なく動作が簡単なセンスアンプを使うことができる。

以上、説明の便宜上第１　ＦＥＴとしてＮ型チャネルＭ
Ｏ８ｌ’Ｈ’ｌ’を％第２ＮＥＴとしてＰ型チャネルＭ
Ｏ８ＦＥＴを、第３ＦｊｔＴとしてＮ型チャネル接合型
ＦＢＴを、それぞれ使用した実施例を用いたが、本発明
は他のＦ　Ｅ　Ｔを用いた場合にも又尋電型を逆にした
場合にも適用できる、 本発明の詳細な説明止る際に容量４がば荷蓄積領域の全
容量の５０条の場合を考え、各ＦＥＴのｌｆｆ１ｌｉｌ
　４面電圧として適当な値を用いたが、これらもこれら
の値に限るイつけではない。また動作町、圧としてＯｖ
と３ｖを用いて説明したが、これらも他の値であっ−Ｃ
も構わない。また第１の基準電位と第２の基準′電位は
同じ電位であっても異なった電位であっても構わない。

また使用するセンスアンプは第５図に示したものに限る
わけではない。

以上詳細に説明したように、本発明によれば、メモリセ
ル中に蓄積信号を増幅するｊａ能を持ら。

メモリセルを微細化しても読み出し信号が１戊下するこ
とが少なく、小面積で、２値屯圧で動作する半纏体メモ
リセルに対して、簡単な動作のセンスアンプを使用でき
るので効果は大きい。

【図面の簡単な説明】

第１図は従来の改良３Ｔセルの一実施例のブロック図、
第２図は第１図のメモリセルを動作させるときの信号の
波形図、第３図は第１図のメモリセルを用いた半導体集
積化記憶装置に使用さａ′Ｌるセンスアンプ［り略図、
第４図は本発明の半導体集積化記憶装置のメモリセルを
動作させるときの信号の波形図、第５図は本発明の半導
体集積化記憶装置に使用されるセンスアンプの一例の回
路図、第６図１ａ）　、　ｆｂｌはそれぞれ本発明に使
用されるメモリセルの構造の一例を示した平面図と断面
図である。 ｌは第１導電型の第１ＦＨＴ、２は第２導電型の第２Ｆ
ｈ’Ｉ’、３は第１導電型の第３ＰＥＴ、４は容量、Ａ
ＬＩは第１のアドレス線、Ａｉ、２　は第２のアドレス
線、ＤＬはディジット線％１１は第１の基準電位、１２
は第２の基準′配位、４１は第１アドレス線の電圧波形
、４２は第２アドレス線の電圧波形、詔、　２４　、４
３　、４４はディジット線の電圧波形、４５゜４６ハ電
荷蓄積ＩＪｔ　域０）　賦圧ｔｉ　形、ＴＩ　、　Ｔ２
　、　Ｔ３　、　Ｔ４はトランジスタ、３１はＰ型半導
体基板、３２はＮ型領域、３３はＰ型饋域、３４　、３
５はＮ型領域、３６　、３７は導体層、３８は絶縁ノー
、３９は導体層、をそれぞれ示す。 準　３　目 手　４　喝 書Ｓ込ｈ　読り九 （ｂ）

Claims (1)

1. 【特許請求の範囲】 ゲート電極、第１の基準電位が供給される第１通電電極
   、第２通ＩＫ’Ｏｔ極、および第２の基準電位が供給さ
   れる基板領域を有する第１尋電型の第１ＦＥＴと、 ゲート直極、前記第２の基準電位が供給される第１通４
   ｍ極、亀気的に浮いた状態にある第２通′ｄＬ電極、−
   および前記第１ＦＢ’ｌ’の第２通電電極に直結された
   基板領域とを有ｒる第２導電型の第２ＦＥ’ｒと、 前記第２ＦＥＴの第２通゛亀亀憔に直結されて電気的に
   浮いた状態にある第１ゲート電極、前記第２の基準゛電
   位が供給される第２ゲート電極、第１通電電極、および
   前記第１ＦＥＴの第２通電電極に直結された第２通電電
   極とを有する第１導電型の第３　ＦＥＴと、 一方の端子を前記第３ＦＥＴの第１ゲート電極に、また
   他方の端子を前記第３ＦｇＴの第１通電電極に直結した
   容量と、 前記第１　ＦＦ１Ｔのゲート電極に接続され、読み出し
   時に前記第１ＦＥＴをオンする信号を供給する第１アド
   レス線と、 前記第２ＰＥＴのゲート電栃に接続され、書き込み時に
   前記第２ＦＥＴをオンする信号を供給する第２アドレス
   線と。 前記第３ＦｇＴの第１通電電極に接続され、書き込み時
   に前記容量を介して前記第３ＦＥＴの第１ゲート電極へ
   供給されて、前記第３ＰｊＡＴのチャネル抵抗を大小い
   ずれかに設定する書き込み信号を供給し、読み出し時に
   前記第ａＦＩ（Ｔの導通状態を検出するための信号を供
   給するディジット線とよりなる半導体メモリセルの駆動
   方法であって、読み出し時に前記第１　ＰＥＴの第１通
   を電極から前記第３ＦＥＴの第１通電電極へ向うキャリ
   ヤの移動を前記半導体メモリセルに接続されたセンスア
   ンプで検出することを特徴とする半導体メモリセルの駆
   動方法。