JPS60177679A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60177679A JPS60177679A JP59032353A JP3235384A JPS60177679A JP S60177679 A JPS60177679 A JP S60177679A JP 59032353 A JP59032353 A JP 59032353A JP 3235384 A JP3235384 A JP 3235384A JP S60177679 A JPS60177679 A JP S60177679A
- Authority
- JP
- Japan
- Prior art keywords
- recess
- layer
- gaas
- electrode
- angle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/877—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having recessed gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置におけるゲート・リセス（凹部）構
造に関し、主としてＧａＡＳ＠ＦＥＴ（ガリウムＱヒ素
・電界効果トランジスタ）を対象とする。
造に関し、主としてＧａＡＳ＠ＦＥＴ（ガリウムＱヒ素
・電界効果トランジスタ）を対象とする。
ＧａＡｓ半導体結晶を基体に用いた平面構造の電界効果
トランジスタが近年開発されているが、平面構造の素子
では能動領域が小さいため、大きな外部引出し電極を能
動層上に設けるこ゛とが困難なことがある。このような
場合には外部引出し電極と能動領域上の電極との間に金
属配線を設けることが必要になる。外部引出し電極は能
動領域から電気的に隔離された領域、すなわちアイソレ
ージ目ン領域に設けられる。アイソレーションの一つの
手段としてはメサエッチングによるメサ（台地）形又は
リセス（凹地）形の端部をまたいで金属配線が行われる
。
トランジスタが近年開発されているが、平面構造の素子
では能動領域が小さいため、大きな外部引出し電極を能
動層上に設けるこ゛とが困難なことがある。このような
場合には外部引出し電極と能動領域上の電極との間に金
属配線を設けることが必要になる。外部引出し電極は能
動領域から電気的に隔離された領域、すなわちアイソレ
ージ目ン領域に設けられる。アイソレーションの一つの
手段としてはメサエッチングによるメサ（台地）形又は
リセス（凹地）形の端部をまたいで金属配線が行われる
。
これまで本発明者等によって採用されたリセス形ゲート
を有するＧａＡｓ半導体装置の構造の例は、第１図に示
すようにＧａＡｓ結晶基板１の表面に低濃度不純物ドー
プ層２を介して高濃度不純物ドープ層３が形成され、上
記高濃度層３の一部を貫いて低濃度層２に達するリセス
（凹部）４が掘られ、リセス４に接する高濃度層３表面
にシリコン酸化物（Ｓ ｓ Ｏｔ ）膜５が形成され、
このシリコン酸化物膜５によって隔てられた高濃度層３
表面にソース電極Ｓとドレイン電極りが設けられるとと
もに、リセス４底部にゲート電極Ｇが設けられたもので
ある。上記リセス４はＧａＡ ｓ結晶基板上の高濃度層
３表面に形成した金属′電極Ｓ、Ｄ及びシリコン酸化物
膜をマスクとして選択エッチすることによって得られ、
ＧａＡｓ結晶面及びマスクの方向を選ぶことによって同
図のようにリセス側面が底面に対してなす角度θが鋭角
をなす逆リセス構造が得られる。リセス側面の角度につ
いては、ＧａＡｓ結晶基板１を通常（１００）面で使用
し、チャネル方向（Ｓ−＋Ｄ）が例えば［０１Ｔ］方向
に選ぶことによってθが鋭角になることが確認されてい
る。
を有するＧａＡｓ半導体装置の構造の例は、第１図に示
すようにＧａＡｓ結晶基板１の表面に低濃度不純物ドー
プ層２を介して高濃度不純物ドープ層３が形成され、上
記高濃度層３の一部を貫いて低濃度層２に達するリセス
（凹部）４が掘られ、リセス４に接する高濃度層３表面
にシリコン酸化物（Ｓ ｓ Ｏｔ ）膜５が形成され、
このシリコン酸化物膜５によって隔てられた高濃度層３
表面にソース電極Ｓとドレイン電極りが設けられるとと
もに、リセス４底部にゲート電極Ｇが設けられたもので
ある。上記リセス４はＧａＡ ｓ結晶基板上の高濃度層
３表面に形成した金属′電極Ｓ、Ｄ及びシリコン酸化物
膜をマスクとして選択エッチすることによって得られ、
ＧａＡｓ結晶面及びマスクの方向を選ぶことによって同
図のようにリセス側面が底面に対してなす角度θが鋭角
をなす逆リセス構造が得られる。リセス側面の角度につ
いては、ＧａＡｓ結晶基板１を通常（１００）面で使用
し、チャネル方向（Ｓ−＋Ｄ）が例えば［０１Ｔ］方向
に選ぶことによってθが鋭角になることが確認されてい
る。
このような逆リセス構造に対して、マスクの方向を９０
°変えた場合、第２図に示すようにリセス側面が底面に
対してなす角θが鈍角をなす類リセス構造となる。
°変えた場合、第２図に示すようにリセス側面が底面に
対してなす角θが鈍角をなす類リセス構造となる。
このような逆リセス、類リセス構造をもっＧａＡｓＦＥ
Ｔについて本発明者がその特性を種々検討したところ下
記のような欠点があることがわかった。
Ｔについて本発明者がその特性を種々検討したところ下
記のような欠点があることがわかった。
逆リセス構造の場合、高濃度層上の電極（ｓ。
Ｄ）とゲート電極Ｇとの間の表面の距離が長くなるため
、耐圧は高くなるが一方、ソース抵抗Ｒ８が大きくなり
、したがって相互コンダクタンス２ｍは小さくなる。
、耐圧は高くなるが一方、ソース抵抗Ｒ８が大きくなり
、したがって相互コンダクタンス２ｍは小さくなる。
また、類リセス構造の場合には逆リセスの場合と逆に高
濃度層上の電極とゲート電極との間の実質的な距離が短
くなることによって、ソース抵抗が小さくなり、相互コ
ンダクタンスＬ？７Ｌは大きくなるものの、耐圧が小さ
くなる。
濃度層上の電極とゲート電極との間の実質的な距離が短
くなることによって、ソース抵抗が小さくなり、相互コ
ンダクタンスＬ？７Ｌは大きくなるものの、耐圧が小さ
くなる。
本発明はリセス形ゲートを有する半導体装置の欠点を克
服するためになされたものであり、その目的とするとこ
ろは一つの素子であって逆リセス構造の場合よりもｆｔ
ｎが高く、かつ、類リセス構造の場合よりも耐圧の高い
リセス・ゲート構造の半導体装置を提供することにある
。
服するためになされたものであり、その目的とするとこ
ろは一つの素子であって逆リセス構造の場合よりもｆｔ
ｎが高く、かつ、類リセス構造の場合よりも耐圧の高い
リセス・ゲート構造の半導体装置を提供することにある
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、リセス形ゲートを有するＧａＡｓ Ｆ ＥＴ
において、リセスが基体の表面に対して垂直方向となる
側面をもつように基体の結晶面及びリセス側面方位を選
ぶことにより高濃度層とゲート電極との間隔を調整し、
前記目的を達成できる。
において、リセスが基体の表面に対して垂直方向となる
側面をもつように基体の結晶面及びリセス側面方位を選
ぶことにより高濃度層とゲート電極との間隔を調整し、
前記目的を達成できる。
第３図は本発明の一実施例を示すものであって、リセス
形ゲートを有するＧａＡｓ半導体装置の縦断面図である
。同図において第１図、第２図と共通する構成部分は同
一指示記号が用いられている。
形ゲートを有するＧａＡｓ半導体装置の縦断面図である
。同図において第１図、第２図と共通する構成部分は同
一指示記号が用いられている。
この半導体装置において、リセス４はその（［１１面の
底面となす角θが直角又はそれに近い病変となるように
エツチング加工により形成されている。
底面となす角θが直角又はそれに近い病変となるように
エツチング加工により形成されている。
リセス側面の角度が直角になるようにエツチング加工す
るためには、第５図に示すようにＧａＡｓ結晶基板の主
面が（１００）なるウェハを使用し、０、Ｆ、（オリエ
ンテーションフラット）の結晶面を従来の０１１方位よ
りも［０１０）方位±２０゜に選ぶようにする。このよ
うなＧａＡ ｓウェハを使用し、ソース・ドレイン配置
を設計する場合に第６図に矢印で示すようにチャネル方
向を［００１）方向にとるか、あるいはこれと直角の方
向、すなわち第７図に矢印で示すようにチャネル方向を
［０１０］方向にとることになる。
るためには、第５図に示すようにＧａＡｓ結晶基板の主
面が（１００）なるウェハを使用し、０、Ｆ、（オリエ
ンテーションフラット）の結晶面を従来の０１１方位よ
りも［０１０）方位±２０゜に選ぶようにする。このよ
うなＧａＡ ｓウェハを使用し、ソース・ドレイン配置
を設計する場合に第６図に矢印で示すようにチャネル方
向を［００１）方向にとるか、あるいはこれと直角の方
向、すなわち第７図に矢印で示すようにチャネル方向を
［０１０］方向にとることになる。
第４図は本発明によるリセットゲートを有するＧａＡｓ
Ｆ Ｅ Ｔのゲート０．ソース（Ｓ）、ドレイン０各
電極の配置（パターン）の−例を示す平面図である。前
掲の第３図は第４図のＡ−Ａ’ 切断断面図の要部を拡
大してあられしたものである。
Ｆ Ｅ Ｔのゲート０．ソース（Ｓ）、ドレイン０各
電極の配置（パターン）の−例を示す平面図である。前
掲の第３図は第４図のＡ−Ａ’ 切断断面図の要部を拡
大してあられしたものである。
このような側面の角度θが直角となるリセス構造とする
ことによって、これまでの逆リセス構造や類リセス構造
における長所、短所を解決でき、相互コンダクタンスｔ
ｍ、耐圧特性を満足するＧａＡ ｓ素子が得られる。
ことによって、これまでの逆リセス構造や類リセス構造
における長所、短所を解決でき、相互コンダクタンスｔ
ｍ、耐圧特性を満足するＧａＡ ｓ素子が得られる。
第８図乃至第１２図は本発明によるリセスゲート構造を
有するＧａＡｓ Ｆ Ｅ Ｔ素子の製造プロセスの一例
を示す工程断面図である。以下各工程に従って説明する
。
有するＧａＡｓ Ｆ Ｅ Ｔ素子の製造プロセスの一例
を示す工程断面図である。以下各工程に従って説明する
。
（１）第８図に示すよ５Ｋ（１００）面を主面とするＧ
ａＡｓ結晶基板１を用意し、その−主面に対し、低濃度
Ｎ層（不純物Ｓｉ等）、次いで高濃度Ｎ＋層をエピタキ
シャル（Ｅｐ ｉ ）形成することにより、低濃度ｎ型
層２及び表面の高濃度ｎ＋型層３を得る。
ａＡｓ結晶基板１を用意し、その−主面に対し、低濃度
Ｎ層（不純物Ｓｉ等）、次いで高濃度Ｎ＋層をエピタキ
シャル（Ｅｐ ｉ ）形成することにより、低濃度ｎ型
層２及び表面の高濃度ｎ＋型層３を得る。
（２）次いで第９図に示すようにＣＶＤ（気相化学堆積
）法等により表面に形成した５ｉＯｚ（酸化シリコン）
膜５をホトレジストを塗布した後、写真蝕刻法を用いて
パターニングして、後述するエツチングのマスクとし、
このマスクを用いて、０層２、ｎ＋層３をアイソレージ
目ンするために側面のエッチを基板に達するように行う
。
）法等により表面に形成した５ｉＯｚ（酸化シリコン）
膜５をホトレジストを塗布した後、写真蝕刻法を用いて
パターニングして、後述するエツチングのマスクとし、
このマスクを用いて、０層２、ｎ＋層３をアイソレージ
目ンするために側面のエッチを基板に達するように行う
。
（３） コンタクトホトエツチングを行ってソース・ド
レイン部ＣＶＤ−８ｉｎ、膜５を除去することにより窓
開し、ＡｕＧａ ／ Ｎ ｉ ／ Ａ ｕを蒸着法又は
スパッタ法を用いて順次被着させ、所望部分を残すよう
にパターニングエッチして第１０図に示すようにソース
電極Ｓ、ドレイン電極りを設ける。
レイン部ＣＶＤ−８ｉｎ、膜５を除去することにより窓
開し、ＡｕＧａ ／ Ｎ ｉ ／ Ａ ｕを蒸着法又は
スパッタ法を用いて順次被着させ、所望部分を残すよう
にパターニングエッチして第１０図に示すようにソース
電極Ｓ、ドレイン電極りを設ける。
（４）全面にホトレジスト６を形成し、写真処理を行っ
てゲート部のＣＶＤ−８ｉｎ、膜５を除去することによ
り窓開した後、ＮＨ４ＯＨ＋Ｈ２０，からなるエツチン
グ液を用いてＧａＡ ｓＯ高濃度層３及び低濃度層２の
一部をエツチングして、第１１図に示すようにリセス（
凹部）４を形成する。この場合、第６図又は第７図に示
したように基板のＯ，Ｆ、方向及びチャネル方向を選ぶ
ことにより、側面が底面に対して直角（又はほぼ直角）
のりセスな得ることが可能である。
てゲート部のＣＶＤ−８ｉｎ、膜５を除去することによ
り窓開した後、ＮＨ４ＯＨ＋Ｈ２０，からなるエツチン
グ液を用いてＧａＡ ｓＯ高濃度層３及び低濃度層２の
一部をエツチングして、第１１図に示すようにリセス（
凹部）４を形成する。この場合、第６図又は第７図に示
したように基板のＯ，Ｆ、方向及びチャネル方向を選ぶ
ことにより、側面が底面に対して直角（又はほぼ直角）
のりセスな得ることが可能である。
（５）ホトレジスト６を付けたまま全面にアルミニウム
（Ａｔ）膜７を蒸着法又はスパッタ法を用いて被着させ
た後、ホトレジスト６を適当な有機溶剤により溶解除去
することでホトレジスト６上のＭ膜°７が選択的に取除
かれ（リフトオフ）第１２図に示すようにリセス底部に
付着したＡｔ膜７のみがゲート電極Ｇとして残り、リセ
スゲート形ＧａＡｓＦＥＴが完成する。なお、ソース電
極、ドレイン電極及びゲート電極は第４図に示すように
周辺に延長されて広い面積をもつ。その一部にボンディ
ングバット部を形成している。
（Ａｔ）膜７を蒸着法又はスパッタ法を用いて被着させ
た後、ホトレジスト６を適当な有機溶剤により溶解除去
することでホトレジスト６上のＭ膜°７が選択的に取除
かれ（リフトオフ）第１２図に示すようにリセス底部に
付着したＡｔ膜７のみがゲート電極Ｇとして残り、リセ
スゲート形ＧａＡｓＦＥＴが完成する。なお、ソース電
極、ドレイン電極及びゲート電極は第４図に示すように
周辺に延長されて広い面積をもつ。その一部にボンディ
ングバット部を形成している。
以上実施例で述べた本発明によれば下記のように効果が
奏せられる。
奏せられる。
（１） ９セスの側面を底面に対して直角又は直角に近
い角度に形成することにより、ソース電極とゲート電極
との間の実効的な距離を逆リセス構造の場合に比較して
短かくできることより、ソース抵抗Ｒ８を逆リセス構造
の素子のソース抵抗より小さくでき、これより相互コン
ダクタンスｔｍを大きくできる。
い角度に形成することにより、ソース電極とゲート電極
との間の実効的な距離を逆リセス構造の場合に比較して
短かくできることより、ソース抵抗Ｒ８を逆リセス構造
の素子のソース抵抗より小さくでき、これより相互コン
ダクタンスｔｍを大きくできる。
（２）リセスの側面と底面との角度を直角又はそれに近
い角度に形成することにより、ソース電極とゲート電極
との間の実効的な距離を順リセス構造の場合に比較して
長くできるため、順リセス構造の素子より耐圧を大きく
することができる。
い角度に形成することにより、ソース電極とゲート電極
との間の実効的な距離を順リセス構造の場合に比較して
長くできるため、順リセス構造の素子より耐圧を大きく
することができる。
（３） （１）、（２）より、適切な相互コンダクタン
スｆｆ１ｔ耐圧を持った素子が形成できる。
スｆｆ１ｔ耐圧を持った素子が形成できる。
以上本発明者によってなされた発明を具体的に説明した
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることはい
うまでもない。
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることはい
うまでもない。
本発明はＧａＡｓ半導体装置、例えばＱａＡｓＦＥＴ
、ＧａＡｓＩＣに適用することができる。
、ＧａＡｓＩＣに適用することができる。
本発明はＳＨＦ用ＧａＡｓ Ｆ Ｅ Ｔに応用した場合
に特に有効である。
に特に有効である。
第１図及び第２図はリセス・ゲート形半導体装置のこれ
までの例を示す縦断面図である。 第３図は本発明の一実施例であって、リセス・ゲート形
半導体装置の縦断面図である。第４図はりセス−ゲート
形ＧａＡｓ Ｆ Ｅ Ｔの全体平面図である。 第５図乃至第７図はＧ ａ Ａ ｓウエノ１からリセス
・ゲート形素子を装置する場合の結晶方位のとり方を示
す平面図である。 第８図乃至第１２図はＧａＡｓ基板からリセス・ゲート
形ＧａＡｓ Ｆ Ｅ Ｔを装置する場合のプロセスにお
ける工程断面図である。 １・・・ＧａＡｓ基板、２・・・低濃度（ｎ型）層、３
・・・高濃度（ｎ＋型）層、４・・・リセス、５・・・
Ｓ ｉｏ、膜、６・・・ホトレジスト膜、７・・・アル
ミニウム膜。 第 ２ 図 第 ３ 図 第 ５ 図 （ｏｌＯ） 第 ８ 図 第１０図 第１１図 第１２図
までの例を示す縦断面図である。 第３図は本発明の一実施例であって、リセス・ゲート形
半導体装置の縦断面図である。第４図はりセス−ゲート
形ＧａＡｓ Ｆ Ｅ Ｔの全体平面図である。 第５図乃至第７図はＧ ａ Ａ ｓウエノ１からリセス
・ゲート形素子を装置する場合の結晶方位のとり方を示
す平面図である。 第８図乃至第１２図はＧａＡｓ基板からリセス・ゲート
形ＧａＡｓ Ｆ Ｅ Ｔを装置する場合のプロセスにお
ける工程断面図である。 １・・・ＧａＡｓ基板、２・・・低濃度（ｎ型）層、３
・・・高濃度（ｎ＋型）層、４・・・リセス、５・・・
Ｓ ｉｏ、膜、６・・・ホトレジスト膜、７・・・アル
ミニウム膜。 第 ２ 図 第 ３ 図 第 ５ 図 （ｏｌＯ） 第 ８ 図 第１０図 第１１図 第１２図
Claims (1)
- 【特許請求の範囲】 １、半導体結晶基体の一生面に低濃度不純物ドープ層を
介して高濃度不純物ドープ層が形成され、上記高濃度不
純物ドープ層の一部を貫いて低濃度不純物ドープ層に達
するリセス（凹部）が掘られ、上記凹部の底面にゲート
電極が設けられるとともに上記リセスを挟んで高濃度不
純物ドープ層表面上にソース電極及びドレイン電極が形
成され、ゲート電極への電圧印加によってソース・ドレ
イン電流を制御するように構成された半導体装置であっ
て、上記リセスはその底面に対して側面のなす角度が直
角又はそれに近い角度となることを特徴とする半導体装
置。 ２、上記半導体結晶基板はヒ素化ガリウム結晶からなり
、その主面が（００１）方±２０°に選ばれる特許請求
の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032353A JPS60177679A (ja) | 1984-02-24 | 1984-02-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032353A JPS60177679A (ja) | 1984-02-24 | 1984-02-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60177679A true JPS60177679A (ja) | 1985-09-11 |
Family
ID=12356592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59032353A Pending JPS60177679A (ja) | 1984-02-24 | 1984-02-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60177679A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236874A (ja) * | 1985-08-09 | 1987-02-17 | Fujitsu Ltd | 半導体装置 |
| JPS62296566A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
-
1984
- 1984-02-24 JP JP59032353A patent/JPS60177679A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236874A (ja) * | 1985-08-09 | 1987-02-17 | Fujitsu Ltd | 半導体装置 |
| JPS62296566A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10644160B2 (en) | Thin film transistor and fabricating method thereof, array substrate and display device | |
| US9276077B2 (en) | Contact metallurgy for self-aligned high electron mobility transistor | |
| JP7456449B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPS60177679A (ja) | 半導体装置 | |
| JPH0260222B2 (ja) | ||
| JPS628575A (ja) | 半導体装置 | |
| JPS6112079A (ja) | 半導体素子の製造方法 | |
| JPS60144980A (ja) | 半導体装置 | |
| JPS625666A (ja) | ガリウム砒素シヨツトキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH04217329A (ja) | 電界効果トランジスタの製造方法 | |
| JPH05198601A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS5852351B2 (ja) | 半導体装置の製造方法 | |
| JP3063296B2 (ja) | 電界効果トランジスタ | |
| JPS59126676A (ja) | 電界効果型トランジスタ | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JPS6387774A (ja) | 半導体装置の製造方法 | |
| JPS6151979A (ja) | 半導体装置の製造方法 | |
| JPS60260159A (ja) | 半導体装置 | |
| JPH05275457A (ja) | 半導体装置及びその製造方法 | |
| JPS60133761A (ja) | 半導体装置及びその製造方法 | |
| JPH03109725A (ja) | 半導体装置の製造方法 | |
| JPS6057980A (ja) | 半導体装置の製造方法 | |
| JPS6173381A (ja) | 半導体集積回路装置の製造方法 | |
| JPH04206839A (ja) | 半導体装置及びその製造方法 | |
| JPS6265379A (ja) | 半導体装置 |