JPS6151979A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6151979A JPS6151979A JP59175543A JP17554384A JPS6151979A JP S6151979 A JPS6151979 A JP S6151979A JP 59175543 A JP59175543 A JP 59175543A JP 17554384 A JP17554384 A JP 17554384A JP S6151979 A JPS6151979 A JP S6151979A
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- JP
- Japan
- Prior art keywords
- electrode
- gate electrode
- film
- organic material
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特にリセスゲー
トを存する電界効果トランジスタのゲート電極を、微細
且つ高精度にドレイン電極とソース電極間に形成する製
造方法に関する。
トを存する電界効果トランジスタのゲート電極を、微細
且つ高精度にドレイン電極とソース電極間に形成する製
造方法に関する。
近年、高電子易動度トランジスタ（ＨＥＭＴ）等の実用
化に伴い、ソース電極、ドレイン電極、ゲート電極の相
対位置を極めて微少な領域に高精度に形成する必要があ
り、ｑ、１“に、ソース電極とゲート電極の距離が大き
くなるとソース抵抗が増加して、電界効果トランジスタ
の性能が劣化するので、これらの改善が要望されている
。
化に伴い、ソース電極、ドレイン電極、ゲート電極の相
対位置を極めて微少な領域に高精度に形成する必要があ
り、ｑ、１“に、ソース電極とゲート電極の距離が大き
くなるとソース抵抗が増加して、電界効果トランジスタ
の性能が劣化するので、これらの改善が要望されている
。
第２図（ａ）〜第２図（ｆｌは、ＨＥ Ｍ Ｔの製造方
法を例にした、従来の製造方法の概要を説明をするため
の断面図である。
法を例にした、従来の製造方法の概要を説明をするため
の断面図である。
第２図（ａｌ ＆よガリウム、砒＠（ＧａＡｓ ）の半
絶縁性化合物の表面にガリウム、砒素（ＧａＡｓ ）層
を厚みが数百人乃至数千人程度、その上にｎ型のアルミ
ニューム、ガリウム、石ル素（ＡＩＧａＡｓ ）層を厚
みが数百人程度、更にその上にｎ型のガリウム、砒素（
ＧａＡｓ ） ’ＥＡを厚みが３００乃至１０００人程
度の厚みで積層された基板１があり、その基板１の表面
に活性領域を形成するためにレジスト膜２を被着する状
態である。
絶縁性化合物の表面にガリウム、砒素（ＧａＡｓ ）層
を厚みが数百人乃至数千人程度、その上にｎ型のアルミ
ニューム、ガリウム、石ル素（ＡＩＧａＡｓ ）層を厚
みが数百人程度、更にその上にｎ型のガリウム、砒素（
ＧａＡｓ ） ’ＥＡを厚みが３００乃至１０００人程
度の厚みで積層された基板１があり、その基板１の表面
に活性領域を形成するためにレジスト膜２を被着する状
態である。
第２図Ｃｂ）は、活性領域を形成した後、その表面に酸
化シリコン映３を被膜して、更にソース電極とドレイン
電極を形成するためにレジスト膜４を被着し電極形成の
ためのバターニングを行う。
化シリコン映３を被膜して、更にソース電極とドレイン
電極を形成するためにレジスト膜４を被着し電極形成の
ためのバターニングを行う。
第２図（Ｃ）は、レジスト膜４のバターニングにより酸
化シリコン欣３のエツチング除去を行い、その上からソ
ース電極とドレイン電極を形成するために、オーミック
メタルとして金ゲエルマニューム（ΔｕＧｅ） と金
との層ＡｕＧｅ／Ａｕ５を蒸着してソース電極５′と、
ドレイン電極５゛を形成する。
化シリコン欣３のエツチング除去を行い、その上からソ
ース電極とドレイン電極を形成するために、オーミック
メタルとして金ゲエルマニューム（ΔｕＧｅ） と金
との層ＡｕＧｅ／Ａｕ５を蒸着してソース電極５′と、
ドレイン電極５゛を形成する。
第２図（ｄｌは、ゲート電極を形成するために、再度レ
ジスト膜６を被着してゲート電極形成領域を第２図ｔｅ
ｌは、ゲート電極を形成する領域である酸化シリコン膜
３のエツチングと除去を行い、表面からデー１−電極材
料７を蒸着することにより、ゲート電極７′が形成され
る。
ジスト膜６を被着してゲート電極形成領域を第２図ｔｅ
ｌは、ゲート電極を形成する領域である酸化シリコン膜
３のエツチングと除去を行い、表面からデー１−電極材
料７を蒸着することにより、ゲート電極７′が形成され
る。
第２図（ｆｌは、レジスト膜６をリフトオフして、基板
１上に電極が形成されたＦＥＴであるが、この後工程で
通常の方法により電極取り出しと配線が行われる。
１上に電極が形成されたＦＥＴであるが、この後工程で
通常の方法により電極取り出しと配線が行われる。
このような製造工程では、電極形成のために、合計３回
のレジスト膜の被着とバターニングがあり、それぞれの
電極の配置が別個のマスク合わせでなされるため、電極
間隔の相互位置が近接しすぎることを避けるために、安
全を考慮してソースとドレイン電極と、ゲート電極との
それぞれの間隔を２μｍ程度は確保する必要があった。
のレジスト膜の被着とバターニングがあり、それぞれの
電極の配置が別個のマスク合わせでなされるため、電極
間隔の相互位置が近接しすぎることを避けるために、安
全を考慮してソースとドレイン電極と、ゲート電極との
それぞれの間隔を２μｍ程度は確保する必要があった。
本発明は、上記従来の電極の配置が三回に亙る別個のマ
スク合わせでなされるため、電極形成位置の安全性を考
慮して、ソース電極とドレイン電極とゲート電極とのｌ
？ｌｉ′ｉ隔を２μｍ程度に確保する必要があるために
、高集積度のＰＥＴを製造することに限界があり、この
問題点を解決する必要がある。
スク合わせでなされるため、電極形成位置の安全性を考
慮して、ソース電極とドレイン電極とゲート電極とのｌ
？ｌｉ′ｉ隔を２μｍ程度に確保する必要があるために
、高集積度のＰＥＴを製造することに限界があり、この
問題点を解決する必要がある。
Ｃ問題点を解決するための手段〕
この目的は、本発明によれば、半導体基板にオーミック
電極用メタルを草着して該オーミック電極用メタルの活
性領域に対応したメサエッチングをする工程と、次に該
メサエッチングした表面の全面に絶縁膜を形成して、該
絶縁膜の表面に所定の厚みの耐熱性有機材料を被覆する
工程と、該耐熱性有機材料の表面にゲート電極の幅に相
当する領域をバターニングとエツチングを行って開口部
を設ける工程と、次に該開口部から上記絶縁膜を等方性
エツチングを行って該オーミック電極用メタルをエツチ
ングして分離し、ソース電極とドレイン電極を形成する
工程と、該開口部から上記絶縁膜を等方性エツチングを
行って該耐熱性有機材料にゲート幅にほぼ等しい庇を形
成する工程と、該耐熱性有機材料の表面にゲート電極用
金泥を被着して該庇幅のゲート電極を形成する工程と、
該耐熱性有機材料とその表面に被着した該ゲート電極用
金属を除去する工程とで構成されてなる半導体装置の製
造方法によって解決できる。
電極用メタルを草着して該オーミック電極用メタルの活
性領域に対応したメサエッチングをする工程と、次に該
メサエッチングした表面の全面に絶縁膜を形成して、該
絶縁膜の表面に所定の厚みの耐熱性有機材料を被覆する
工程と、該耐熱性有機材料の表面にゲート電極の幅に相
当する領域をバターニングとエツチングを行って開口部
を設ける工程と、次に該開口部から上記絶縁膜を等方性
エツチングを行って該オーミック電極用メタルをエツチ
ングして分離し、ソース電極とドレイン電極を形成する
工程と、該開口部から上記絶縁膜を等方性エツチングを
行って該耐熱性有機材料にゲート幅にほぼ等しい庇を形
成する工程と、該耐熱性有機材料の表面にゲート電極用
金泥を被着して該庇幅のゲート電極を形成する工程と、
該耐熱性有機材料とその表面に被着した該ゲート電極用
金属を除去する工程とで構成されてなる半導体装置の製
造方法によって解決できる。
即ち、本発明は酸化シリコン膜のゲート電極を形成する
領域に耐熱性有機材料を被覆して、予めこの耐熱性有機
材料に、ゲート電極の幅に相当する寸法で開口しておき
、耐熱性有機材料の下層である酸化シリコン膜を等方性
エツチングをすることによって、ゲート電極とソース電
極の間隔を確保し、一方ゲート電極用金属の被着には耐
熱性有機材料の開口寸法を利用することにより、自己整
合的にゲート電極を形成する製造方法であり、これによ
ってゲート電極とソース電極の間隔が適切に制御され、
ソース抵抗の小なるＦＥＴが実現できる。
領域に耐熱性有機材料を被覆して、予めこの耐熱性有機
材料に、ゲート電極の幅に相当する寸法で開口しておき
、耐熱性有機材料の下層である酸化シリコン膜を等方性
エツチングをすることによって、ゲート電極とソース電
極の間隔を確保し、一方ゲート電極用金属の被着には耐
熱性有機材料の開口寸法を利用することにより、自己整
合的にゲート電極を形成する製造方法であり、これによ
ってゲート電極とソース電極の間隔が適切に制御され、
ソース抵抗の小なるＦＥＴが実現できる。
第１図ｆａｔ〜第１図（４１は、本発明の製造方法の実
施例を示す断面図である。
施例を示す断面図である。
第１図［ａｌは、例えばガリウム砒素（ＧａＡｓ）化合
物半導体の基板１１の表面に、オーミック電極用メタル
として金ゲエルマニューム合金とその表面に金メッキを
施したメタルＨ１２（Ａｕ／ＡｕＧｅ）を蒸着等により
、約３０００人の厚みで形成する。
物半導体の基板１１の表面に、オーミック電極用メタル
として金ゲエルマニューム合金とその表面に金メッキを
施したメタルＨ１２（Ａｕ／ＡｕＧｅ）を蒸着等により
、約３０００人の厚みで形成する。
第１図１ｂｌは、形成されたオーミック電極用メタル１
２の表面に、レジスト膜１３を被着してメサエッチング
を行なうものである。
２の表面に、レジスト膜１３を被着してメサエッチング
を行なうものである。
第１図（Ｃ）は、基板１１の表面をメサエッチングを行
って、活性領域を形成したものであり、素子分離は上記
のパターンを用いて、イオン注入法により行なってもよ
いし、又は素子分離後にオーミ７り電極用メタルを蒸着
して活性領域内に上記のパターンを形成してもよい。
って、活性領域を形成したものであり、素子分離は上記
のパターンを用いて、イオン注入法により行なってもよ
いし、又は素子分離後にオーミ７り電極用メタルを蒸着
して活性領域内に上記のパターンを形成してもよい。
第１図１ｂｌは、オーミック電極用メタル１２の表面に
、酸化シリコンの絶縁膜１４をＣＶＤ法により約３００
０人の厚みで形成したものである。
、酸化シリコンの絶縁膜１４をＣＶＤ法により約３００
０人の厚みで形成したものである。
第１図（ｅｌは、酸化シリコンの絶縁膜１４上に、耐熱
性で溶媒に熔解しやすい有機材料膜１５ （例えばＯＣ
ＤやＰＬＱ等）を形成し、その表面にレジスト膜１６を
被着してパターニングを行いゲート電極の形成領域に、
ゲート電極の幅に相当するｄを開口したものであるが、
この際に有υ■材料膜を用いずにレジスト膜のみで行う
ことも可能である。
性で溶媒に熔解しやすい有機材料膜１５ （例えばＯＣ
ＤやＰＬＱ等）を形成し、その表面にレジスト膜１６を
被着してパターニングを行いゲート電極の形成領域に、
ゲート電極の幅に相当するｄを開口したものであるが、
この際に有υ■材料膜を用いずにレジスト膜のみで行う
ことも可能である。
第１図（ｆｌは、耐熱性の有機材料膜１５を四弗化炭１
（ＣＦ ４ ）によりドライエツチングを行って、開口
部１７を形成したものであるが、開口の幅ｄば後工程で
形成するゲート電極の幅と同一長さに開口する。
（ＣＦ ４ ）によりドライエツチングを行って、開口
部１７を形成したものであるが、開口の幅ｄば後工程で
形成するゲート電極の幅と同一長さに開口する。
第１図（ｇ）は、有機材料膜１５の開口部１７から、酸
化シリコン膜１４を等方性エツチングをしたもので、こ
の際に横方向のエツチング距離ｐを適宜選定することに
より、ゲート電極とソース電極間の間隔を任意に決定す
ることができる。
化シリコン膜１４を等方性エツチングをしたもので、こ
の際に横方向のエツチング距離ｐを適宜選定することに
より、ゲート電極とソース電極間の間隔を任意に決定す
ることができる。
従って、耐熱性の有機材料膜１５については、酸化シリ
コンのｔ（ａ ＆ｉＢ’１１４が等方性エツチングされ
ていく間に、庇部１８が形成されていき、同様にオーミ
ック電極用メタル１２の膜面もエツチングが行われて分
離されて、ソース電極Ｉ９とＦルイン電ＪＳ２０が形成
され、その後工程で熱処理が行われる。
コンのｔ（ａ ＆ｉＢ’１１４が等方性エツチングされ
ていく間に、庇部１８が形成されていき、同様にオーミ
ック電極用メタル１２の膜面もエツチングが行われて分
離されて、ソース電極Ｉ９とＦルイン電ＪＳ２０が形成
され、その後工程で熱処理が行われる。
等方性エツチングに使用されるウェットエツチング液は
、例えば、弗酸（肝）と弗化アンモニューム（Ｎｌｌ
４ Ｆ）の混合液を使用することができる。
、例えば、弗酸（肝）と弗化アンモニューム（Ｎｌｌ
４ Ｆ）の混合液を使用することができる。
第１図（ｈｌは、ソース電極とドレイン電極間にゲート
電極が形成される位置に、ドライエツチングを行ってリ
セス部２１を形成し、この部分にゲート電極メタル２２
を蒸着により被着することによりゲート電極２２′が形
成される。
電極が形成される位置に、ドライエツチングを行ってリ
セス部２１を形成し、この部分にゲート電極メタル２２
を蒸着により被着することによりゲート電極２２′が形
成される。
第１図（ｉｌは、耐熱性の有機材料膜１５と、その表面
に被着したゲート電極メタル２２を除去することにより
ＦＥＴの素子が完成する。
に被着したゲート電極メタル２２を除去することにより
ＦＥＴの素子が完成する。
このような製造方法で製作したりセスゲート型ＦＥＴは
、特に煩雑な位置合わせの製造方法を必要とセす、しか
も微少なスケールでゲート電極を形成することができ、
ザブミクロンの電極間Ｆ１Ｍも可能である。
、特に煩雑な位置合わせの製造方法を必要とセす、しか
も微少なスケールでゲート電極を形成することができ、
ザブミクロンの電極間Ｆ１Ｍも可能である。
以上詳細に説明したように、本発明の自己整合法による
リセスゲート型ＦＥＴの製造方法を採用することにより
、高精度で緻密な電極間隔を有する高性能の半導体装置
の製造が可能になり、効果大なるものがある。
リセスゲート型ＦＥＴの製造方法を採用することにより
、高精度で緻密な電極間隔を有する高性能の半導体装置
の製造が可能になり、効果大なるものがある。
第１図は本発明の製造工程を説明するＦＥＴの断面図、
第２図は従来の製造工程を説明するＦＥＴの断面図であ
る。 図において、 １１は基板、 １２ばオーミック電極用メタル、 １３ばレジスト咬、 Ｉ４は酸化シリコンＩ臭
１５は有機材料膜、 １６はレジスＮｌＲ１１７は開口
部、 １８は耐熱性の有機材料膜の庇部、 １９はソース電極、 ２０はドレイン電極、２１はリセ
ス８１；、 ２２′はゲート電極、２２は電極用メタ
ルをそれぞれ示す。 綜 昧
る。 図において、 １１は基板、 １２ばオーミック電極用メタル、 １３ばレジスト咬、 Ｉ４は酸化シリコンＩ臭
１５は有機材料膜、 １６はレジスＮｌＲ１１７は開口
部、 １８は耐熱性の有機材料膜の庇部、 １９はソース電極、 ２０はドレイン電極、２１はリセ
ス８１；、 ２２′はゲート電極、２２は電極用メタ
ルをそれぞれ示す。 綜 昧
Claims (1)
- 半導体基板にオーミック電極用メタルを蒸着して該オー
ミック電極用メタルの活性領域に対応したメサエッチン
グをする工程と、次に該メサエッチングした表面に絶縁
膜を形成して、該絶縁膜の表面に所定の厚みの耐熱性有
機材料を被覆する工程と、該耐熱性有機材料の表面にゲ
ート電極の幅に相当する領域をパターニングとエッチン
グを行って開口部を設ける工程と、次に該開口部から上
記絶縁膜を等方性エッチングを行って該オーミック電極
用メタルをエッチングして分離し、ソース電極とドレイ
ン電極を形成する工程と、該開口部から上記絶縁膜を等
方性エッチングを行って該耐熱性有機材料にゲート幅に
ほぼ等しい庇を形成する工程と、該耐熱性有機材料の表
面にゲート電極用金属を被着して該庇幅のゲート電極を
形成する工程と、該耐熱性有機材料とその表面に被着し
た該ゲート電極用金属を除去する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175543A JPS6151979A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175543A JPS6151979A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6151979A true JPS6151979A (ja) | 1986-03-14 |
Family
ID=15997912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175543A Pending JPS6151979A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151979A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0351119A (ja) * | 1989-07-19 | 1991-03-05 | Toyo Tire & Rubber Co Ltd | ラジアルタイヤの製造方法及びラジアルタイヤ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591183A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57106082A (en) * | 1980-12-23 | 1982-07-01 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of schottky junction type electric field effect transistor |
-
1984
- 1984-08-22 JP JP59175543A patent/JPS6151979A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591183A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57106082A (en) * | 1980-12-23 | 1982-07-01 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of schottky junction type electric field effect transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0351119A (ja) * | 1989-07-19 | 1991-03-05 | Toyo Tire & Rubber Co Ltd | ラジアルタイヤの製造方法及びラジアルタイヤ |
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