JPS60178545A - 網デ−タ処理方式 - Google Patents
網デ−タ処理方式Info
- Publication number
- JPS60178545A JPS60178545A JP59032317A JP3231784A JPS60178545A JP S60178545 A JPS60178545 A JP S60178545A JP 59032317 A JP59032317 A JP 59032317A JP 3231784 A JP3231784 A JP 3231784A JP S60178545 A JPS60178545 A JP S60178545A
- Authority
- JP
- Japan
- Prior art keywords
- event
- processing device
- circuit
- network
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は論理シミュレータ等において、ゲートディレィ
を厳密に取扱わねばならぬｖ ｒ、 ｓ用論理シミュレ
ーションの高速化等に効果的な網データ処理装置に関す
る。
を厳密に取扱わねばならぬｖ ｒ、 ｓ用論理シミュレ
ーションの高速化等に効果的な網データ処理装置に関す
る。
本発明の代表的適用例である論理シミュレータについて
具体的に説明する。
具体的に説明する。
従来、汎用計算機上のソフトウェアで実現されていた論
理シミュレータの飛躍的向上を目的に、シミュレーショ
ン実行のエンジンとしてハードウェアを中心にすえるハ
ードウェア論理シミュレータの方式が種々発表されてい
る。大きく分類すると第１グループ；複数のプロセッサ
による並列プロセッシング＋パイプライン処理を特徴と
する。
理シミュレータの飛躍的向上を目的に、シミュレーショ
ン実行のエンジンとしてハードウェアを中心にすえるハ
ードウェア論理シミュレータの方式が種々発表されてい
る。大きく分類すると第１グループ；複数のプロセッサ
による並列プロセッシング＋パイプライン処理を特徴と
する。
１８Ｍ社のＹＳＥ、ＨＡＬ（口重）（＝特開昭５８−＋
４６！１１４７）がこのグループに属する。
４６！１１４７）がこのグループに属する。
第２グループ：ソフトウェア論理シミュレータで開発さ
れてきた技法（たとえば、イベンｌ〜のセレクテイブト
レース技法）を比較的忠実にハードウェア化し、性能向
上はパイプライン処理によることを特徴とする特開昭５
８７１４２５７． Ｚｙ ＣＡ Ｄ（富士通）、１９ｔ
、ｈＤＡＣ（１９８２のＢａ１ｌのアーキテクチャ）が
このグループに属する。
れてきた技法（たとえば、イベンｌ〜のセレクテイブト
レース技法）を比較的忠実にハードウェア化し、性能向
上はパイプライン処理によることを特徴とする特開昭５
８７１４２５７． Ｚｙ ＣＡ Ｄ（富士通）、１９ｔ
、ｈＤＡＣ（１９８２のＢａ１ｌのアーキテクチャ）が
このグループに属する。
超大型計算機だけでなく、Ｖｌ、ＳＩなどをも対象とす
る論理シミュレータは、回路エレメント（以下ゲートと
もいう）の遅延時間をｍ密に取扱う必要がある。そのた
めには、論理信号の変化（すなオ〕ちイベント）を時間
軸に沿って忠実にシミュレートしてゆく第２グループの
方式を採用せねばならない。
る論理シミュレータは、回路エレメント（以下ゲートと
もいう）の遅延時間をｍ密に取扱う必要がある。そのた
めには、論理信号の変化（すなオ〕ちイベント）を時間
軸に沿って忠実にシミュレートしてゆく第２グループの
方式を採用せねばならない。
（第１グループは論理回路の段数によってレベルソート
し、回路ニレメン１〜の遅延時間はｏ又は］に固定して
いる。）第２グループに属する既存の方式又は装置にお
いて、問題点は現実的な所要メモリ址の範囲内で飛躍的
な処理性能の確保が可能かということである。このグル
ープの方式では従来一般にイベントテーブルの構造は原
理的に高速性の保持のため無限長テーブルを仮定せねば
ならす、現実的ではないという問題点があった。本発明
においては、成る種の超大型計算機の装置シミュレーシ
ョンの実データから、回路ニレメン１−の遅延時間が３
ｎａ以下であるものが９８％占めるという事実から、高
速イベント処理が可能となる一次元アレイ構造をもった
第１イベントテーブルを遅延時間０’ｎｓ、Ｉｎｓ、２
ｎｓ、３ｎｓ、・・・対応にもち、３ｎｓ以上のイベン
トテーブルはリフトウェア論理シミュレータで通常使用
されるリスト構造をもった第２イベントテーブルとする
ことによって、イベント処理について高速性を保持しか
つ適当な所要メモリ軟の範囲で実現可能とした。
し、回路ニレメン１〜の遅延時間はｏ又は］に固定して
いる。）第２グループに属する既存の方式又は装置にお
いて、問題点は現実的な所要メモリ址の範囲内で飛躍的
な処理性能の確保が可能かということである。このグル
ープの方式では従来一般にイベントテーブルの構造は原
理的に高速性の保持のため無限長テーブルを仮定せねば
ならす、現実的ではないという問題点があった。本発明
においては、成る種の超大型計算機の装置シミュレーシ
ョンの実データから、回路ニレメン１−の遅延時間が３
ｎａ以下であるものが９８％占めるという事実から、高
速イベント処理が可能となる一次元アレイ構造をもった
第１イベントテーブルを遅延時間０’ｎｓ、Ｉｎｓ、２
ｎｓ、３ｎｓ、・・・対応にもち、３ｎｓ以上のイベン
トテーブルはリフトウェア論理シミュレータで通常使用
されるリスト構造をもった第２イベントテーブルとする
ことによって、イベント処理について高速性を保持しか
つ適当な所要メモリ軟の範囲で実現可能とした。
また、富士通などの従来方式の回路接続情報テーブルは
、対象論理回路の性質を考慮していない構造になってい
る。一般には、−回路ニレメン］・のファンアラ１へ数
分布は２ゲ以下が８５％以にを占めるというデータがあ
る。したがって、ここでも、回路接続情報テーブルを従
来のリスト・構造よりも、 ・次元アｌ／イ構造とする
方が高速処理が可能である。本発明では、ファンアラ１
へ数別の回路状態テーブルおよび回路接続情報テーブル
のベアをもつこと（第９図参照）でこれを′Ａ呪した。
、対象論理回路の性質を考慮していない構造になってい
る。一般には、−回路ニレメン］・のファンアラ１へ数
分布は２ゲ以下が８５％以にを占めるというデータがあ
る。したがって、ここでも、回路接続情報テーブルを従
来のリスト・構造よりも、 ・次元アｌ／イ構造とする
方が高速処理が可能である。本発明では、ファンアラ１
へ数別の回路状態テーブルおよび回路接続情報テーブル
のベアをもつこと（第９図参照）でこれを′Ａ呪した。
本発明の目的は、ゲートｄ延を厳密にとり扱うソフトウ
ェア論理シミュレータに比して同じくゲート遅延を厳密
にとり扱ってしかも飛躍的な処理性能を得ることを可能
とし、且つ、これを、現実的な所要メモリ量の範囲内で
実現可能とした論理シミュレーション等を可能にする網
データ処理装置を提供することにある。
ェア論理シミュレータに比して同じくゲート遅延を厳密
にとり扱ってしかも飛躍的な処理性能を得ることを可能
とし、且つ、これを、現実的な所要メモリ量の範囲内で
実現可能とした論理シミュレーション等を可能にする網
データ処理装置を提供することにある。
論理シミュレーションの具体的実施例に−）き概要を説
明する。Ｍ ２００ ＩＩの装置シミュレーションによ
る実験の結果、（１）ゲートの遅延時間につぃＣは３ｎ
ｓ以下のものが９８％を占める、（２）１回路エレメン
トのファンアラ１〜数は２ケ以下が８５％以上を占める
。といった統計的データを得ていた。この２点の性質は
対象論理回路に対して一般にほぼ不変であることから、
本発明は、論理シミュレーション等を行なうデータ処理
装置のイベンＩ−テーブルや回路接続情報テーブル等に
一次元アレイ構造を導入して、高速処理性能と現実的所
要メモリ量の両立をはかることを可能とした。
明する。Ｍ ２００ ＩＩの装置シミュレーションによ
る実験の結果、（１）ゲートの遅延時間につぃＣは３ｎ
ｓ以下のものが９８％を占める、（２）１回路エレメン
トのファンアラ１〜数は２ケ以下が８５％以上を占める
。といった統計的データを得ていた。この２点の性質は
対象論理回路に対して一般にほぼ不変であることから、
本発明は、論理シミュレーション等を行なうデータ処理
装置のイベンＩ−テーブルや回路接続情報テーブル等に
一次元アレイ構造を導入して、高速処理性能と現実的所
要メモリ量の両立をはかることを可能とした。
以下、図面により本発明の詳細な説明する。第１図は１
本発明による論理シミュレーション用データ処理装置の
一実施例の構成を示す。制御処理装置１は装置全体の処
理の進行を司どる。第１処理装ｇ２は、第２図に示すよ
うにイベントとり出し処理装置２】とイベント伝搬処理
装置２２とから構成されている。第２処理装置３は、第
３図に示すように、演算実行処理装置３１とイベント格
納処理装置３２とから構成されている。論理シミュレー
ションを進行させるためには、大きく４つのステージの
処理が必要である。第１に、発生したイベントをイベン
トテーブル４からとり出すステージ。第２に、イベント
をイベントテーブル４からとり出すステージ。第２にイ
ベントを発生させた回路エレメントのファンアラ１〜先
に新しい状態値を伝搬させてファンアウト光回路エレメ
ントを活性化ニレメン１〜テーブル６に格納するステー
ジ。第３に、活性化ニレメン１−テーブル６から回路エ
レメントをとり出しその論理機能（ＡＮＤ。
本発明による論理シミュレーション用データ処理装置の
一実施例の構成を示す。制御処理装置１は装置全体の処
理の進行を司どる。第１処理装ｇ２は、第２図に示すよ
うにイベントとり出し処理装置２】とイベント伝搬処理
装置２２とから構成されている。第２処理装置３は、第
３図に示すように、演算実行処理装置３１とイベント格
納処理装置３２とから構成されている。論理シミュレー
ションを進行させるためには、大きく４つのステージの
処理が必要である。第１に、発生したイベントをイベン
トテーブル４からとり出すステージ。第２に、イベント
をイベントテーブル４からとり出すステージ。第２にイ
ベントを発生させた回路エレメントのファンアラ１〜先
に新しい状態値を伝搬させてファンアウト光回路エレメ
ントを活性化ニレメン１〜テーブル６に格納するステー
ジ。第３に、活性化ニレメン１−テーブル６から回路エ
レメントをとり出しその論理機能（ＡＮＤ。
ＯＲなど）に応じた演算を実行するステージ。
（第２．第３ステージにおいて回路状態テーブルおよび
回路接続情報テーブル５が使用される。）第４に、演算
結果について、回路エレメントの出力状態値が変化した
場合、出回路エレメントをイベント発生回路エレメント
としてイベントテーブルに格納するステージ。本実施例
では第１ステージをイベントとり出し処理装置２１で、
第２ステージをイベント伝搬処理装置３１で、第３ステ
ージを演算実行処理装置３１で、第４ステージをイベン
ト伝搬処理装置３２で実現している。また。
回路接続情報テーブル５が使用される。）第４に、演算
結果について、回路エレメントの出力状態値が変化した
場合、出回路エレメントをイベント発生回路エレメント
としてイベントテーブルに格納するステージ。本実施例
では第１ステージをイベントとり出し処理装置２１で、
第２ステージをイベント伝搬処理装置３１で、第３ステ
ージを演算実行処理装置３１で、第４ステージをイベン
ト伝搬処理装置３２で実現している。また。
各処理装置に必要なテーブルについては、第１図に示す
ように、イベントテーブル４９回路状態テーブルおよび
回路接続情報テーブル５．および、活性化エレメントテ
ーブル６を各々格納するメモリ装置がある。以下各処理
装置と各テーブルを格納するメモリ装置の構成と動作の
詳細を説明する。
ように、イベントテーブル４９回路状態テーブルおよび
回路接続情報テーブル５．および、活性化エレメントテ
ーブル６を各々格納するメモリ装置がある。以下各処理
装置と各テーブルを格納するメモリ装置の構成と動作の
詳細を説明する。
まず、メモリ装置の構成詳細を説明する。第４図は、イ
ベントテーブル４の構成を示して％％る。タイムホイー
ルテーブル４１と第２イベントテーブル４２とひとつま
たは複醇個の第１イベントテーブル４３Ｉ〜４３Ｍとか
ら成り立っている。第５図はタイムホイールテーブル４
１の詳細を示している。すなわち、第２イベントテーブ
ル４２はリスト構造をもつため、当該時刻のイベントチ
ェインのヘッドポインタ４１２１とテイルボインタ４１
２２を格納する記憶部４１２がある。また、メモリイン
タリーピング機構などを制御するためのストレージ制御
部４１１がある。（他のテーブルを格納するメモリ装置
にもストレージ制御部があるがその説明個所ではいちい
ち説明しないこととする。）第６図はリスト構造をもつ
第２イベントテーブル４２の詳細を示す。すなオ）ち、
同一時刻の次のイベン１−リスト殻ポイン１−するため
のネクストポインタ４２２１と、イベン１〜発生ニレメ
ン１〜のファンアクｌ−数に対応するタイプ４２２２と
、タイプ内でのイベン１−発注エレメン１〜アドレス４
２２３と、ファンアウト先に伝搬すべき新状態値４２２
４とから構成される第２イベント記憶部４２２がある。
ベントテーブル４の構成を示して％％る。タイムホイー
ルテーブル４１と第２イベントテーブル４２とひとつま
たは複醇個の第１イベントテーブル４３Ｉ〜４３Ｍとか
ら成り立っている。第５図はタイムホイールテーブル４
１の詳細を示している。すなわち、第２イベントテーブ
ル４２はリスト構造をもつため、当該時刻のイベントチ
ェインのヘッドポインタ４１２１とテイルボインタ４１
２２を格納する記憶部４１２がある。また、メモリイン
タリーピング機構などを制御するためのストレージ制御
部４１１がある。（他のテーブルを格納するメモリ装置
にもストレージ制御部があるがその説明個所ではいちい
ち説明しないこととする。）第６図はリスト構造をもつ
第２イベントテーブル４２の詳細を示す。すなオ）ち、
同一時刻の次のイベン１−リスト殻ポイン１−するため
のネクストポインタ４２２１と、イベン１〜発生ニレメ
ン１〜のファンアクｌ−数に対応するタイプ４２２２と
、タイプ内でのイベン１−発注エレメン１〜アドレス４
２２３と、ファンアウト先に伝搬すべき新状態値４２２
４とから構成される第２イベント記憶部４２２がある。
第７図は一次元アレイ構造をもった第１イベントテーブ
ルの１つ４３Ｔの詳細を示す。第１イベントテーブルは
イベント格納時、エレメントの遅延時間対応に通常複数
個のテーブルから成立っている。４３Ｔの詳細は上記ネ
クストポインタ４２２１を除いた第２イベント記憶部４
２２と同様である。
ルの１つ４３Ｔの詳細を示す。第１イベントテーブルは
イベント格納時、エレメントの遅延時間対応に通常複数
個のテーブルから成立っている。４３Ｔの詳細は上記ネ
クストポインタ４２２１を除いた第２イベント記憶部４
２２と同様である。
第８図は回路状態テーブルおよび回路接続情報テーブル
５の構成を示す。すなわち、回路エレメントのファンア
ウト数（タイプという）に対応した別個のテーブル５１
１〜５１Ｍが存在するのが梓通である。第９図は、５ｔ
ｒすなオ〕ちファンアウト数＝１本のタイプＩの詳細を
示す。回路状態テーブル５１ Ｉ２と回路接続情報テー
ブル５１■４とは、相異なるメモリ装置であるが、アク
セスするためのアドレス間には単純な整数関係をもたせ
である。５１１２は、回路ニレメン１〜がもつ、論理機
能（ＡＮＤ、ＯＲなど）に対応するファンクション５１
１２１．ディレィ時間５１１２２．活性化エレメントテ
ーブル６（略してＡＥＴという）への２重格納を防止す
るためのフラグであるＡ Ｅ Ｔ登録インディケータ５
１１２３、および出回路エレメントの入力状態値５１１
２４．出力状態値５１１２５とから構成されている。ま
た、５１１４は、ファンアウト先エレメントの７１−レ
スであるＦＯ先アドレス（５１Ｉ ４１２など）とその
タイプ（５１Ｉ ４１１など）のペア１個を一次元アレ
イ構造で構成されている。第１０図は活性化エレメント
テーブル６の詳細を示す、当テーブル６２はタイプ６２
１と活性エレメントアドレス６２２とから構成されてい
る。−次元アレイ構造をもつ。
５の構成を示す。すなわち、回路エレメントのファンア
ウト数（タイプという）に対応した別個のテーブル５１
１〜５１Ｍが存在するのが梓通である。第９図は、５ｔ
ｒすなオ〕ちファンアウト数＝１本のタイプＩの詳細を
示す。回路状態テーブル５１ Ｉ２と回路接続情報テー
ブル５１■４とは、相異なるメモリ装置であるが、アク
セスするためのアドレス間には単純な整数関係をもたせ
である。５１１２は、回路ニレメン１〜がもつ、論理機
能（ＡＮＤ、ＯＲなど）に対応するファンクション５１
１２１．ディレィ時間５１１２２．活性化エレメントテ
ーブル６（略してＡＥＴという）への２重格納を防止す
るためのフラグであるＡ Ｅ Ｔ登録インディケータ５
１１２３、および出回路エレメントの入力状態値５１１
２４．出力状態値５１１２５とから構成されている。ま
た、５１１４は、ファンアウト先エレメントの７１−レ
スであるＦＯ先アドレス（５１Ｉ ４１２など）とその
タイプ（５１Ｉ ４１１など）のペア１個を一次元アレ
イ構造で構成されている。第１０図は活性化エレメント
テーブル６の詳細を示す、当テーブル６２はタイプ６２
１と活性エレメントアドレス６２２とから構成されてい
る。−次元アレイ構造をもつ。
つぎに、各処理装置の構成と動作の詳細を説明する。第
１１図はイベン１−とり出し処理Ｈｉｆｆを示す。制御
処理装置から送られてくる現時刻に対応して格納された
イベントをとり出すためにイベントアクセス制御部２＋
１を通して第１イベントテーブル４３Ｉあるいはタイム
ホイールテーブル４３１あるいはタイムホイールテーブ
ル４１経由で第２イベントテーブル４２をアクセスする
。とり出されたイベントはレジスタ２１２を経由してバ
ッファ２１３に格納される。バッファ２１３はイベント
とり出し処理装置と次のイベント伝搬処理装置とのイン
タフェースになっている。第１２図はイベント伝搬処理
装置を示す。バッファ２１３′の内容をレジスタ２２１
にとり出す。１．、 Ｅ Ｔアクセス選択制御部２２２
によってます回路接続情報テーブル５１１４をアクセス
して当イベント発生回路エレメントのファンアウト先ニ
レメン１−をバッファ２２４に格納してゆく。その際、
ファンアウト数分の断状態値２２４３には同一の断状態
値２２１１を格納するようにバッファ格納制御部２２３
が制御する。−）ぎに、バッファ２２４のタイプどド０
先アドレス２２４］、２２４２に、上って２２２を通し
て回路状態テーブル５１１２をアクセスし、断状態値２
２４３を人力状態値５１Ｔ２４に格納する。つぎにＡＥ
Ｔ９．録インディケータ５１１２３をＡ Ｅ ’ｌ’転
送制御部２２５にとり出して、２重に活性化エレメント
テーブル６に格納しないかどうかをチェックして、２東
格納しないとき、タイプおよびＦＯ先アドレスすなわち
活性化エレメントアドレスを活性化ニレメン１−テーブ
ルに格納する。同時にＡＥＴｕ録インディンディケータ
５１Ｔ２３とする。第１３図は、演算実行処理装置を示
す。活性化エレメントテーブル６カ・らレジスタ３１１
に内容をとり出す。Ｌ Ｅ Ｔアクセス制御部３１２を
通じて回路状態テーブル５１１２をアクセスして、ＡＥ
Ｔ登録インディケータをリセットする。つぎにファンク
ション５１Ｔ２１デイレイ５］Ｔ２２．入力状態値５１
１２４、出力状態値５１Ｔ２５をとり出しレジスタ３１
３に格納する。つぎにレジスタ３１３の入力状態値につ
いてファンクションによる演算を論理演算器３１４で実
行する。演算結果（断出力状態値）とレジスタ３１３の
出力状態値（旧出力状態値）とを比較し、変化しておれ
ば、断出力状態値を回路状態テーブルの出力状態値５１
Ｔ２５に格納する。と同時に、レジスタ３１１の内容と
レジスタ３１３のディレィとあわせてバッファ３１６に
格納する。バッファ３１６は演算実行処理装置ｄとイベ
ンｌ−ＮＧ納処理装画とのインターフェースである。
１１図はイベン１−とり出し処理Ｈｉｆｆを示す。制御
処理装置から送られてくる現時刻に対応して格納された
イベントをとり出すためにイベントアクセス制御部２＋
１を通して第１イベントテーブル４３Ｉあるいはタイム
ホイールテーブル４３１あるいはタイムホイールテーブ
ル４１経由で第２イベントテーブル４２をアクセスする
。とり出されたイベントはレジスタ２１２を経由してバ
ッファ２１３に格納される。バッファ２１３はイベント
とり出し処理装置と次のイベント伝搬処理装置とのイン
タフェースになっている。第１２図はイベント伝搬処理
装置を示す。バッファ２１３′の内容をレジスタ２２１
にとり出す。１．、 Ｅ Ｔアクセス選択制御部２２２
によってます回路接続情報テーブル５１１４をアクセス
して当イベント発生回路エレメントのファンアウト先ニ
レメン１−をバッファ２２４に格納してゆく。その際、
ファンアウト数分の断状態値２２４３には同一の断状態
値２２１１を格納するようにバッファ格納制御部２２３
が制御する。−）ぎに、バッファ２２４のタイプどド０
先アドレス２２４］、２２４２に、上って２２２を通し
て回路状態テーブル５１１２をアクセスし、断状態値２
２４３を人力状態値５１Ｔ２４に格納する。つぎにＡＥ
Ｔ９．録インディケータ５１１２３をＡ Ｅ ’ｌ’転
送制御部２２５にとり出して、２重に活性化エレメント
テーブル６に格納しないかどうかをチェックして、２東
格納しないとき、タイプおよびＦＯ先アドレスすなわち
活性化エレメントアドレスを活性化ニレメン１−テーブ
ルに格納する。同時にＡＥＴｕ録インディンディケータ
５１Ｔ２３とする。第１３図は、演算実行処理装置を示
す。活性化エレメントテーブル６カ・らレジスタ３１１
に内容をとり出す。Ｌ Ｅ Ｔアクセス制御部３１２を
通じて回路状態テーブル５１１２をアクセスして、ＡＥ
Ｔ登録インディケータをリセットする。つぎにファンク
ション５１Ｔ２１デイレイ５］Ｔ２２．入力状態値５１
１２４、出力状態値５１Ｔ２５をとり出しレジスタ３１
３に格納する。つぎにレジスタ３１３の入力状態値につ
いてファンクションによる演算を論理演算器３１４で実
行する。演算結果（断出力状態値）とレジスタ３１３の
出力状態値（旧出力状態値）とを比較し、変化しておれ
ば、断出力状態値を回路状態テーブルの出力状態値５１
Ｔ２５に格納する。と同時に、レジスタ３１１の内容と
レジスタ３１３のディレィとあわせてバッファ３１６に
格納する。バッファ３１６は演算実行処理装置ｄとイベ
ンｌ−ＮＧ納処理装画とのインターフェースである。
第１４図はイベント格納処理装置の構成を示ｔ。
バッノァ３＋６からとり出した内容はレジスタ３２１に
格納４−る。レジスタ３２１のディレィがＭ以］ユなら
ば第２イベンＩ、テーブルへ、〜１以下ならばディレィ
に応した第１イベン１−テーブルへ格納する。こＪしは
イベント格納制御部３２２で制御される。
格納４−る。レジスタ３２１のディレィがＭ以］ユなら
ば第２イベンＩ、テーブルへ、〜１以下ならばディレィ
に応した第１イベン１−テーブルへ格納する。こＪしは
イベント格納制御部３２２で制御される。
以上、各テーブルを格納するメモリ装置を分散してもち
、名プロセッサとメモリ装置間にはバッファを介在させ
ることによってパイプライン処理が可能になる。こＪし
によ−〕て給；速論理シミュＬ＝ −夕が実現出来る。
、名プロセッサとメモリ装置間にはバッファを介在させ
ることによってパイプライン処理が可能になる。こＪし
によ−〕て給；速論理シミュＬ＝ −夕が実現出来る。
以上ハードウェア装置として実現する実施例について述
べたが、つぎに本発明の第２の実施例としてラフ１〜ウ
エア論理シミュレータを高速化する方式について説明す
る。
べたが、つぎに本発明の第２の実施例としてラフ１〜ウ
エア論理シミュレータを高速化する方式について説明す
る。
第１の実施例で述べたと同様に、イベントテーブルに関
しては一次元アレイ構造の第１イベン１へテーブルとリ
スト構造の第２イベントテーブルをもち、回路状態テー
ブルと回路接続情報テーブルに関しては、タイプ別のそ
れぞれのテーブルをもつ。
しては一次元アレイ構造の第１イベン１へテーブルとリ
スト構造の第２イベントテーブルをもち、回路状態テー
ブルと回路接続情報テーブルに関しては、タイプ別のそ
れぞれのテーブルをもつ。
第１５図は、ソフトウェア論理シミュレータのシミュレ
ーション実行プロゲラ１１のフローチャートを示す。第
１イベントテーブルと第２イベン１−テーブルのイベン
ト数比は約５０対１ （９８％＝１％）である。だから
第１イベントテーブル（−次元アレイ構造）を処理する
部分８０２と第２イベントテーブルを処理する部分８０
１を分離して実行することによって高速処理性能が得ら
れる。
ーション実行プロゲラ１１のフローチャートを示す。第
１イベントテーブルと第２イベン１−テーブルのイベン
ト数比は約５０対１ （９８％＝１％）である。だから
第１イベントテーブル（−次元アレイ構造）を処理する
部分８０２と第２イベントテーブルを処理する部分８０
１を分離して実行することによって高速処理性能が得ら
れる。
一方、イベント格納時においては、８０４エレメントの
ディレィの値によって、第１イベントテーブル８０５．
第２イベントテーブル８０６へ格納することをサポート
する。また、８０７においてファンアウト先エレメント
をめる際、タイプ別回路接続情報テーブルが一次元アレ
イ構造であるので、従来の方式であるリスト構造テーブ
ルよりも高速処理が出来る。
ディレィの値によって、第１イベントテーブル８０５．
第２イベントテーブル８０６へ格納することをサポート
する。また、８０７においてファンアウト先エレメント
をめる際、タイプ別回路接続情報テーブルが一次元アレ
イ構造であるので、従来の方式であるリスト構造テーブ
ルよりも高速処理が出来る。
以上述べた処理によりラフ１〜ウエア論理シミュレータ
等をソフトウェアで実測した場合においても本発明は高
速処理性能を得ることが可能である。
等をソフトウェアで実測した場合においても本発明は高
速処理性能を得ることが可能である。
本発明によれば、論理シミュレータまたはこれに類似し
た処理においてたとえばゲートの遅延時間を厳密にシミ
ュレーションし、しかも従来の論理シミュレータに比し
て飛躍的な高速性を得ることが出来る。また論理シミュ
レーションのみならず類似の処理において超大型計算機
やＶｌ、ＳＴの回路のシミュレーションのほか、ネット
プロセッサとして交通ネットや、電力、水心、ガス等の
網のシミュレーション、プラントンステ１１等のシミュ
レーション等に適用して上述の如き効果を奏する。
た処理においてたとえばゲートの遅延時間を厳密にシミ
ュレーションし、しかも従来の論理シミュレータに比し
て飛躍的な高速性を得ることが出来る。また論理シミュ
レーションのみならず類似の処理において超大型計算機
やＶｌ、ＳＴの回路のシミュレーションのほか、ネット
プロセッサとして交通ネットや、電力、水心、ガス等の
網のシミュレーション、プラントンステ１１等のシミュ
レーション等に適用して上述の如き効果を奏する。
第１図〜第３図は本発嬰の第１実施例の構成を示すブロ
ック図、第４図〜第１０図は本発明の各種テーブル構成
図、第１１図〜第１４図は夫々対応する４つの処理装置
構成図、第１５図は本発明＼−６ 第２ 図 第 ３ 図 循 ≠ 口 ｎ５（２） 第４図 ％７ の 第″１ 、・ ■、−１■ ！ ■−−−−」 第 ｌθ 図 Ｙｌｌｌ 図 狛 １ｚ 目 閉 ）３ 図 Ｖ１１４ 図 ２
ック図、第４図〜第１０図は本発明の各種テーブル構成
図、第１１図〜第１４図は夫々対応する４つの処理装置
構成図、第１５図は本発明＼−６ 第２ 図 第 ３ 図 循 ≠ 口 ｎ５（２） 第４図 ％７ の 第″１ 、・ ■、−１■ ！ ■−−−−」 第 ｌθ 図 Ｙｌｌｌ 図 狛 １ｚ 目 閉 ）３ 図 Ｖ１１４ 図 ２
Claims (1)
- 【特許請求の範囲】 １、処理すべきイベントを格納するイベントテーブルか
らイベントをとり出す第１のステップと該イベン１へを
発生した網エレメントのファンアウト先細ニレメン１〜
にイベン１へを伝搬させる第２のステップと、該網エレ
メントが有する処理機能を実行する第３のステップと、
該実行の結果発生したイベン１−を格納する第４のステ
ップとを有し該第１および第４のステップは少なくも、
ひとつ又は複数個の一次元アレイ構造をもつ第１イベン
トテーブルを介して行うステップであることを特徴とす
る網データ処理方式。 ２、該第２および第３のステップが少なくともファンア
ウト数が同数である網エレメント群毎に異なる記憶エリ
アに割りつけられた網接続情報テーブルを介して行なう
ステップである第１項記載の網データ処理方式。 ３、上記網が電子的回路網である第１項記載の網データ
処理方式。 ４、処理すべきイベントを格納するイベントテーブルか
らイベントをとり出すイベン１〜とり出し処理装置と、
イベントを発生した回路ニレメン１−のファンアウト光
回路ニレメン１−にイベントを伝搬させるイベント伝搬
処理装置と、回路ニレメン１〜が有する論理機能を実行
する演算実行処理装置と、演算実行の結果発生したイベ
ントを格納するイベント格納処理装置、および上記処理
装置を制御する制御処理装置を具備し、該イベントテー
ブルが少なくも÷ｙ数個の一次元アレイ構造をもつイベ
ントテーブルであることを特徴とする網データ処理方式
。 ５、該イベント伝搬処理装置と演算実行処理装置のイン
ターフェーステーブルを格納するメモリ装置を別個に有
し９名メモリ装置のインターピング樋溝により、上記４
つの処理装置の処理にパイプライン処理することを特徴
とする第４項記載の網データ処理方式。 ６、該イベント伝搬処理装置と演算実行処理装置１？の
インターフェーステーブルが活性化エレメントテーブル
、タイムホイールテーブル、第１および第２のイベント
テーブル、回路状態テーブル、回路接続テーブルを含む
ことを特徴とする第５項記載の網データ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032317A JPS60178545A (ja) | 1984-02-24 | 1984-02-24 | 網デ−タ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032317A JPS60178545A (ja) | 1984-02-24 | 1984-02-24 | 網デ−タ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60178545A true JPS60178545A (ja) | 1985-09-12 |
Family
ID=12355554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59032317A Pending JPS60178545A (ja) | 1984-02-24 | 1984-02-24 | 網デ−タ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60178545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896016A (ja) * | 1994-09-22 | 1996-04-12 | Nec Corp | 論理シミュレーション方法 |
-
1984
- 1984-02-24 JP JP59032317A patent/JPS60178545A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896016A (ja) * | 1994-09-22 | 1996-04-12 | Nec Corp | 論理シミュレーション方法 |
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