JPS60181862A - Ｄｍａ転送バツフア設定方式 - Google Patents
Ｄｍａ転送バツフア設定方式Info
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- JPS60181862A JPS60181862A JP3606784A JP3606784A JPS60181862A JP S60181862 A JPS60181862 A JP S60181862A JP 3606784 A JP3606784 A JP 3606784A JP 3606784 A JP3606784 A JP 3606784A JP S60181862 A JPS60181862 A JP S60181862A
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- dma transfer
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＤＭＡ （ダイレクト・メモリ争アクセス）
転送システムに係り、さらに詳しくはＤＭＡ転送システ
ムを構成する主記憶装置上のバッファを指定する情報を
、ＤＭＡ制御装置にＶ定するバッファ設定方式に関する
ものである。
転送システムに係り、さらに詳しくはＤＭＡ転送システ
ムを構成する主記憶装置上のバッファを指定する情報を
、ＤＭＡ制御装置にＶ定するバッファ設定方式に関する
ものである。
ＤＭＡ転送を行なう通信制御装置やパケット交換機等の
システムにお−いては、ＤＭＡ転送起動要求が発生する
と、ＤＭＡ制御装置は主記憶装置を管理する主制御装置
にＤＭＡ転送起動要求を出し、その主制御装置は、自装
置の管理下にある主記憶装置上の複数のバッファから、
空き状態のバッファを１つ選択し、ＤＭＡ制御装置に選
択した空きバッファを指定する情報を通知していた。そ
して、ＤＭＡ制御装置は、主制御装置から通知された情
報により、バッファを決定していた。
システムにお−いては、ＤＭＡ転送起動要求が発生する
と、ＤＭＡ制御装置は主記憶装置を管理する主制御装置
にＤＭＡ転送起動要求を出し、その主制御装置は、自装
置の管理下にある主記憶装置上の複数のバッファから、
空き状態のバッファを１つ選択し、ＤＭＡ制御装置に選
択した空きバッファを指定する情報を通知していた。そ
して、ＤＭＡ制御装置は、主制御装置から通知された情
報により、バッファを決定していた。
ところが、通信回線等を介して高速で送られてくるデー
タを、データ受信装置で受信し、該データをＤＭＡ転送
により主記憶装置上のバッファに転送する場合には、デ
ータの受信を検出し、ＤＭＡ転送起動要求信号を出して
から、受信したデータをＤＭＡ転送するまでの時間的余
裕が短いために、データ処理がまにあわず、従来方式に
よる空きバッファ設定をそのまま適用“できないという
問題があった。これはＤＭＡ転送要求信号を発生してか
らＤＭＡ転送開始までの時間が長いことに起因する。
タを、データ受信装置で受信し、該データをＤＭＡ転送
により主記憶装置上のバッファに転送する場合には、デ
ータの受信を検出し、ＤＭＡ転送起動要求信号を出して
から、受信したデータをＤＭＡ転送するまでの時間的余
裕が短いために、データ処理がまにあわず、従来方式に
よる空きバッファ設定をそのまま適用“できないという
問題があった。これはＤＭＡ転送要求信号を発生してか
らＤＭＡ転送開始までの時間が長いことに起因する。
本発明の目的は、前記した従来技術における欠点を解消
し、ＤＭＡ転送起動要求信号発生からＤＭＡ転送開始ま
での時間を短くするＤＭＡ転送バッファ設定方式を提供
するにある。
し、ＤＭＡ転送起動要求信号発生からＤＭＡ転送開始ま
での時間を短くするＤＭＡ転送バッファ設定方式を提供
するにある。
〔発明の概要〕
本発明の特徴は、主記憶上の複数のバッファの中の空き
バッファを指定する情報と、書込みアドレスポインタと
読出しアドレスポインタを設けることによりファースト
・イン・ファースト・アウトの機能をもζせた主記憶装
置上の特定エリア（キー−）に予め積んでおき、ＤＭＡ
転送起動要求発生時にＤＭＡ制御装置は主制御装置を経
由せずにそのキー−より直接空きバッファ指定情報を読
出して自装置内に設定することによりＤＭＡ転送起動要
求信号の発生からＤＭＡ転送開始までの時間を短縮した
点である。
バッファを指定する情報と、書込みアドレスポインタと
読出しアドレスポインタを設けることによりファースト
・イン・ファースト・アウトの機能をもζせた主記憶装
置上の特定エリア（キー−）に予め積んでおき、ＤＭＡ
転送起動要求発生時にＤＭＡ制御装置は主制御装置を経
由せずにそのキー−より直接空きバッファ指定情報を読
出して自装置内に設定することによりＤＭＡ転送起動要
求信号の発生からＤＭＡ転送開始までの時間を短縮した
点である。
以下、添付図に従って本発明の一実施例を詳述する。第
１図は本発明を適用したＤＭＡ転送システムの構成を示
したもので、図中１はＣＣバス、２は主制御装置、３は
主記憶装置、４は□キーー管理装置、５はＤＭＡ制御装
置、６はデータ受信回路である。また、６１は主記憶装
置３に設けられたＤＭＡ転送で送られてくるデータを蓄
積するｎ個のバッファから成るバッファ群、３２ハ空バ
ツフアの先頭アドレスを蓄積−ｊるバ”）□ファ指定キ
ーーで、主記憶装置上の複数のノくツファの中の空きバ
ッファを指定する情報を、書込みアドレスポインタと読
出しアドレスポインタを設けることによりファースト・
インの７ア一ストｅアウト機能をもたせた主記憶装置上
の特定エリアを意味する。４１はバッファ指定キー−３
２に空バッファの先頭アドレスを書き込む場合に書込む
位置を指定する書込みアドレスポインタ、４２ハバツフ
ア指定キユー３２ヨリ空ハツ７アの先頭アドレスを読出
す場合に読出す位置を指定する読出しアドレスポインタ
、４３は、書き込みアドレスポインタ４１と読出しアド
レスポインタ４２の内容を監視してバッファ指定キ３−
３２のアンダーランを検出するキュー管理回路である。
１図は本発明を適用したＤＭＡ転送システムの構成を示
したもので、図中１はＣＣバス、２は主制御装置、３は
主記憶装置、４は□キーー管理装置、５はＤＭＡ制御装
置、６はデータ受信回路である。また、６１は主記憶装
置３に設けられたＤＭＡ転送で送られてくるデータを蓄
積するｎ個のバッファから成るバッファ群、３２ハ空バ
ツフアの先頭アドレスを蓄積−ｊるバ”）□ファ指定キ
ーーで、主記憶装置上の複数のノくツファの中の空きバ
ッファを指定する情報を、書込みアドレスポインタと読
出しアドレスポインタを設けることによりファースト・
インの７ア一ストｅアウト機能をもたせた主記憶装置上
の特定エリアを意味する。４１はバッファ指定キー−３
２に空バッファの先頭アドレスを書き込む場合に書込む
位置を指定する書込みアドレスポインタ、４２ハバツフ
ア指定キユー３２ヨリ空ハツ７アの先頭アドレスを読出
す場合に読出す位置を指定する読出しアドレスポインタ
、４３は、書き込みアドレスポインタ４１と読出しアド
レスポインタ４２の内容を監視してバッファ指定キ３−
３２のアンダーランを検出するキュー管理回路である。
主制御装置２は、主記憶装置３のバッファ３１−ｉが空
くと、キー−管理装置４の書き込みアドレスポインタ４
１より、バッファ指定キュー３２の書き込みアドレスを
読み出し、該書き込みアドレスに従い、バッファ指定キ
ュー５２に空バッファの先頭アドレスであるＡｔを書き
込み、その後、その書き込みアドレスを更新し、その書
キ込ミアドレスポインタに書き込む。一方、データ受信
装置６は、通信回線上に、データの始まりを示す特定パ
タンを検出すると、ＤＭＡ制御装置５に対し、ＤＭＡ転
送起動要求信号を出すＯＤＭＡ制御装置５は、そのＤＭ
Ａ転送起動要求信号を受け取ると、ＤＭＡ転送先のパシ
ファ群６１の中より任意のバッファを決定するためニ、
読み出しアドレスポインタ４２より、パップ゛ア指定キ
ー−３２の読み出しアドレスを読み田し、その読み出し
アドレスに従い、バッファ指定キー−ｓ２ヨＦ）、バッ
ファの先頭アドレス（例えばＡＤを、ＤＭＡ転送を用い
て直接読み出し、自装置内に設定する。これで、本ＤＭ
Ａ転送に関してはバッファ３１−ｊが割りあてられたこ
とになる。その後、該読み出しアドレスヶ更新し、読み
出しアドレスポインタに書き込む。
くと、キー−管理装置４の書き込みアドレスポインタ４
１より、バッファ指定キュー３２の書き込みアドレスを
読み出し、該書き込みアドレスに従い、バッファ指定キ
ュー５２に空バッファの先頭アドレスであるＡｔを書き
込み、その後、その書き込みアドレスを更新し、その書
キ込ミアドレスポインタに書き込む。一方、データ受信
装置６は、通信回線上に、データの始まりを示す特定パ
タンを検出すると、ＤＭＡ制御装置５に対し、ＤＭＡ転
送起動要求信号を出すＯＤＭＡ制御装置５は、そのＤＭ
Ａ転送起動要求信号を受け取ると、ＤＭＡ転送先のパシ
ファ群６１の中より任意のバッファを決定するためニ、
読み出しアドレスポインタ４２より、パップ゛ア指定キ
ー−３２の読み出しアドレスを読み田し、その読み出し
アドレスに従い、バッファ指定キー−ｓ２ヨＦ）、バッ
ファの先頭アドレス（例えばＡＤを、ＤＭＡ転送を用い
て直接読み出し、自装置内に設定する。これで、本ＤＭ
Ａ転送に関してはバッファ３１−ｊが割りあてられたこ
とになる。その後、該読み出しアドレスヶ更新し、読み
出しアドレスポインタに書き込む。
以後、ＤＭＡ制御装置５は、公知の制御方法に従い、デ
ータ受信装置６よりＤＭＡ転送要求を受け取る毎に、デ
ータ受信装置６とバッファ３１−ｊ間のＤＭＡ転送を制
御する。そｌ−で、データ受信装置６が、データの終わ
りを示す特定パタンを検出し、ＤＭＡ制御装置５に対し
てＤＭＡ転送終了要求を出すと、ＤＭＡ制御装置５は、
主制御装置２に対してＤＭＡ転送の終了を一報告する。
ータ受信装置６よりＤＭＡ転送要求を受け取る毎に、デ
ータ受信装置６とバッファ３１−ｊ間のＤＭＡ転送を制
御する。そｌ−で、データ受信装置６が、データの終わ
りを示す特定パタンを検出し、ＤＭＡ制御装置５に対し
てＤＭＡ転送終了要求を出すと、ＤＭＡ制御装置５は、
主制御装置２に対してＤＭＡ転送の終了を一報告する。
次に、第１図のキー−管理装置４についてさらに詳細に
説明する。第２図はキー−管理装置を実現するハードウ
ェアのブロック図を示す。□第２図に示すように、フリ
ップフロップ４１０とゲート回路４４１．４４５で書込
みアドレスポインタ４１ヲ構成し、フリップフロップ４
２０とゲート回路４／１２，４４４，４４５．オアゲー
ト４５０および遅延素子４６０で読出しアドレスポイン
タ４２を構成し、また、比較器４５０でアンダーランを
検出するキー−管理回路４５を構成している。
説明する。第２図はキー−管理装置を実現するハードウ
ェアのブロック図を示す。□第２図に示すように、フリ
ップフロップ４１０とゲート回路４４１．４４５で書込
みアドレスポインタ４１ヲ構成し、フリップフロップ４
２０とゲート回路４／１２，４４４，４４５．オアゲー
ト４５０および遅延素子４６０で読出しアドレスポイン
タ４２を構成し、また、比較器４５０でアンダーランを
検出するキー−管理回路４５を構成している。
また、１０１．１０２，１０３はそれぞれ主制御装置２
からの書き込みアドレスポインタ読み出し用の信号線、
書き込みアドレスポインタ書き込み用・の信号線、読み
出しアドレスポインタ書キ込み用の信号線である。５０
１，５０２はそれぞれＤＭＡ制御装置５からの読み出し
アドレスポインタ読み出し用の信号線、読み出しアドレ
スポインタ書き込み用の信号線である。信号線１０１〜
１０４は第１図に示すＣＣバス１を介して主制御装置２
に、信号線５０１〜５０４は第１図の信号線群５１を介
してＤＭＡ制御装置５に接続しである。
からの書き込みアドレスポインタ読み出し用の信号線、
書き込みアドレスポインタ書き込み用・の信号線、読み
出しアドレスポインタ書キ込み用の信号線である。５０
１，５０２はそれぞれＤＭＡ制御装置５からの読み出し
アドレスポインタ読み出し用の信号線、読み出しアドレ
スポインタ書き込み用の信号線である。信号線１０１〜
１０４は第１図に示すＣＣバス１を介して主制御装置２
に、信号線５０１〜５０４は第１図の信号線群５１を介
してＤＭＡ制御装置５に接続しである。
主制御装置２が書き込みアドレスポインタ読み出し、命
令を実行すると、信号線１０１がアクティブになり、ゲ
ート４４３が開いてフリップフロップ４１０の内容がＣ
Ｃバス１に送られ、主制御装置２に取り込まれる。逆に
、主制御装置２が書き込みアドレスポインタ書き込み命
令を実行すると、ＣＣノセス１に、書き込む内容が出力
される。その内容は、ゲート４４１を介して、フリップ
フロップ４１０のＤ入力に到達し、その命令によってア
クティブになった信号線１０２によって７リツプフロツ
プ４１０にセットされる。７リツプフロツプ４２０にお
いても、ＤＭＡ制御装・置５の命令により、前記したフ
リップフロップ４１０と同様な操作が行われる。ただし
、フリップ７０ツブ４２０をセットする場合、ＤＭＡ制
ｍ制置装置５令実行と、主制御装置２の命令実行が競合
することが、第２図の回路により規定されるが、主制御
装置２が命令を実行する場合、ＤＭＡ制御装置５は命令
を発行しないように外部で制御しているため問題ない。
令を実行すると、信号線１０１がアクティブになり、ゲ
ート４４３が開いてフリップフロップ４１０の内容がＣ
Ｃバス１に送られ、主制御装置２に取り込まれる。逆に
、主制御装置２が書き込みアドレスポインタ書き込み命
令を実行すると、ＣＣノセス１に、書き込む内容が出力
される。その内容は、ゲート４４１を介して、フリップ
フロップ４１０のＤ入力に到達し、その命令によってア
クティブになった信号線１０２によって７リツプフロツ
プ４１０にセットされる。７リツプフロツプ４２０にお
いても、ＤＭＡ制御装・置５の命令により、前記したフ
リップフロップ４１０と同様な操作が行われる。ただし
、フリップ７０ツブ４２０をセットする場合、ＤＭＡ制
ｍ制置装置５令実行と、主制御装置２の命令実行が競合
することが、第２図の回路により規定されるが、主制御
装置２が命令を実行する場合、ＤＭＡ制御装置５は命令
を発行しないように外部で制御しているため問題ない。
キー−管理装置ｉ１４において、読み出しアドレスポイ
ンタを書き込みアドレスポインタが追いこすオーバーラ
ンは、バッファ３１の数ｎに対して、バッファ指定キー
−３２の容量を充分大キくすることにより解決できる。
ンタを書き込みアドレスポインタが追いこすオーバーラ
ンは、バッファ３１の数ｎに対して、バッファ指定キー
−３２の容量を充分大キくすることにより解決できる。
そこで、書き込みアドレスポインタを読み出しアドレス
ポインタが追いこすアンダーランのみを検出すればよい
。
ポインタが追いこすアンダーランのみを検出すればよい
。
そこで、本実施例においては、キュー管理回路４３とし
て、書き込みアドレスポインタと読み出しアドレスポイ
ンタの内容が一致したことを検出する比較器４５０が設
けである。そして、その内容が一致した場合がアンダー
ランの発生であ・す、ＤＭＡ制御装置５に信号線５０４
ナアクテイブにして通知する。ＤＭＡ制御装置５は、ア
ンダーラン発生中に、データ受信回路６よりＤＭＡ転送
起動要求を受け取ると、その起動要求が、アンダーラン
のため受け付けられなかったことを、主制御装置２に報
告する。
て、書き込みアドレスポインタと読み出しアドレスポイ
ンタの内容が一致したことを検出する比較器４５０が設
けである。そして、その内容が一致した場合がアンダー
ランの発生であ・す、ＤＭＡ制御装置５に信号線５０４
ナアクテイブにして通知する。ＤＭＡ制御装置５は、ア
ンダーラン発生中に、データ受信回路６よりＤＭＡ転送
起動要求を受け取ると、その起動要求が、アンダーラン
のため受け付けられなかったことを、主制御装置２に報
告する。
本実施例によれば、キュー管理装置４を用いて主記憶装
置３に設定したバッファ指定キー−３２を管理でき、し
かもそのキー−管理装置は、ハードウェア量も少なく、
簡単な回路構成で済′□み、実現の容易なものとなる。
置３に設定したバッファ指定キー−３２を管理でき、し
かもそのキー−管理装置は、ハードウェア量も少なく、
簡単な回路構成で済′□み、実現の容易なものとなる。
また、ＤＭＡ転送起動要求から、ＤＭＡ転送を始めるま
での時間を短くできるので、通信回線からの高速なデー
タを受信し、受信したデータをＤＭＡ転送で、主記憶装
置上に転送する場合のように、データトの受信を検出し
てから、データの転送を始めるまでの時間が短い装置に
おいてもＤＭＡ転送先のバッファをダイナミックに設定
して］） Ｍ Ａ 転送を行うことが可能となる。
での時間を短くできるので、通信回線からの高速なデー
タを受信し、受信したデータをＤＭＡ転送で、主記憶装
置上に転送する場合のように、データトの受信を検出し
てから、データの転送を始めるまでの時間が短い装置に
おいてもＤＭＡ転送先のバッファをダイナミックに設定
して］） Ｍ Ａ 転送を行うことが可能となる。
上述の実施例からも明らかなように本発明によれば、Ｄ
ＭＡ転送起動要求があってからＤＭＡ転送を始めるまで
の時間を短くできるという利点がある。
ＭＡ転送起動要求があってからＤＭＡ転送を始めるまで
の時間を短くできるという利点がある。
添付図は本発明の一実施例を説明するもので、第１図は
ＤＭＡ転送システムの構成図、第２図は第１図に示すキ
ー−管理装置の具体的な構成を示すブロック図である。 １・・・ＣＣバス、 ２・・・主制御装置、 ・６・・
・主記憶装置、 ４・・・キュー管理装置、５・・・Ｄ
ＭＡ制御装置、 ６・・・データ受信回路、４１・・・
読み出しアドレスポインタ、４２・・・書き込みアドレ
スポインタ、４３・・・キー−管理回路、５１・・・信
号線群、４１０．４２０・・・フリップ７０ツブ、４３
０・・・比較器、 ４４１・・・ゲート、第１頁の続き ０発 明 者 高 橋 達 部 武蔵野市緑町３丁「無
通信研究所内 ０発 明 者 新 垣 直 也 武蔵野市緑町３丁「無
通信研究所内 ０発 明 者 岩 瀬 康 政 武蔵野市緑町３丁ｌ気
通信研究所内
ＤＭＡ転送システムの構成図、第２図は第１図に示すキ
ー−管理装置の具体的な構成を示すブロック図である。 １・・・ＣＣバス、 ２・・・主制御装置、 ・６・・
・主記憶装置、 ４・・・キュー管理装置、５・・・Ｄ
ＭＡ制御装置、 ６・・・データ受信回路、４１・・・
読み出しアドレスポインタ、４２・・・書き込みアドレ
スポインタ、４３・・・キー−管理回路、５１・・・信
号線群、４１０．４２０・・・フリップ７０ツブ、４３
０・・・比較器、 ４４１・・・ゲート、第１頁の続き ０発 明 者 高 橋 達 部 武蔵野市緑町３丁「無
通信研究所内 ０発 明 者 新 垣 直 也 武蔵野市緑町３丁「無
通信研究所内 ０発 明 者 岩 瀬 康 政 武蔵野市緑町３丁ｌ気
通信研究所内
Claims (1)
- ＤＭＡ （ダイレクト・メモリ・アクセス）制御装置と
、ＤＭＡ転送で送られてくるデータを蓄積する複数のバ
ッファから成るバッフ７群を有する主記憶装置と、該主
記憶装置を管理する主制御装置と、それらの装置間を接
続するＣＣバスを備えて成るＤＭＡ転送システムにおい
て、前記主記憶装置上に、前記バッファ群の各バッファ
を指定する情報を蓄積するバッファ指定ギー−ヲ設ける
と共に、書込みアドレスポインタ、読出しアドレスポイ
ンタを設け、前記主制御装置は、空バッファを指定する
情報を前記書込みアドレスポインタにて示されたバッフ
ァ指定キューに書込むと共に、書込みアドレスポインタ
値を更新し、一方、ＤＭＡ転送起動要求が発生ずると、
ＤＭＡ制御装置は前記読出しアドレスポインタにて示さ
れたバッファ指定キューの内容をＤＭＡ転送を用いて読
出し・該当するバツ□７アにＤＭＡ転送を行なうと共に
、読出しアドレスポインタ値を更新することを特徴とす
るＤＭＡ転送バッファ設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036067A JPH0644258B2 (ja) | 1984-02-29 | 1984-02-29 | Ｄｍａ転送先バッファ設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036067A JPH0644258B2 (ja) | 1984-02-29 | 1984-02-29 | Ｄｍａ転送先バッファ設定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60181862A true JPS60181862A (ja) | 1985-09-17 |
| JPH0644258B2 JPH0644258B2 (ja) | 1994-06-08 |
Family
ID=12459375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59036067A Expired - Lifetime JPH0644258B2 (ja) | 1984-02-29 | 1984-02-29 | Ｄｍａ転送先バッファ設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644258B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530707A (en) * | 1978-08-23 | 1980-03-04 | Hitachi Ltd | Direct memory access control unit |
| JPS57203124A (en) * | 1981-06-10 | 1982-12-13 | Fujitsu Ltd | Selecting system for transfer bus |
-
1984
- 1984-02-29 JP JP59036067A patent/JPH0644258B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530707A (en) * | 1978-08-23 | 1980-03-04 | Hitachi Ltd | Direct memory access control unit |
| JPS57203124A (en) * | 1981-06-10 | 1982-12-13 | Fujitsu Ltd | Selecting system for transfer bus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644258B2 (ja) | 1994-06-08 |
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