JPS60181948A - パリテイ検査方式 - Google Patents
パリテイ検査方式Info
- Publication number
- JPS60181948A JPS60181948A JP59037859A JP3785984A JPS60181948A JP S60181948 A JPS60181948 A JP S60181948A JP 59037859 A JP59037859 A JP 59037859A JP 3785984 A JP3785984 A JP 3785984A JP S60181948 A JPS60181948 A JP S60181948A
- Authority
- JP
- Japan
- Prior art keywords
- read
- bit
- parity
- data
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0411—Online error correction
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（８１発明の技術分野
本発明は続出し専用メモリを用いたデータ記憶装置に係
り、特に記憶するデータの変更を経済的に実行し得るパ
リティ検査方式に関す。
り、特に記憶するデータの変更を経済的に実行し得るパ
リティ検査方式に関す。
（ｂ） 技術の背景
固定的なデータを記憶するには読出し専用メモリが使用
されるが、万一固定データを変更する場合には新たなデ
ータを記憶する読出し専用メモリに交換する必要が生ず
る。一方複数ビットから成るデータの誤りを検出する方
法として１ビツトのパリティビットを付加し、論理値１
のビット数を奇数或いは偶数に設定するパリティ検査方
式が広く採用されている。かかるパリティビット付きデ
ータの内容を変更した場合、パリティビットも変更の要
否を検討する必要がある。
されるが、万一固定データを変更する場合には新たなデ
ータを記憶する読出し専用メモリに交換する必要が生ず
る。一方複数ビットから成るデータの誤りを検出する方
法として１ビツトのパリティビットを付加し、論理値１
のビット数を奇数或いは偶数に設定するパリティ検査方
式が広く採用されている。かかるパリティビット付きデ
ータの内容を変更した場合、パリティビットも変更の要
否を検討する必要がある。
（Ｃ） 従来技術と問題点
第１図はデータ記憶装置における従来あるパリティ検査
方式の一例を示す図である。第１図において、読出し専
用メモリチップ１および２は、それぞれ８ビツトの記憶
容量を有する。かかる読出し専用メモリチップ１および
２に、８ビツトのデータビットＤＯ乃至Ｄ７および１ビ
ツトのパリティビットＰを格納する場合、読出し専用メ
モリチツブ１にデータビットＤＯ乃至Ｄ７を格納し、読
出し専用メモリチップ２にパリティビットＰを格納する
。読出し専用メモリチップｌおよび２から読出されたデ
ータピッＩ−Ｄｏ乃至Ｄ７およびパリティピッＩ−Ｐは
パリティ検査回路３により奇数パリティ検査を施され、
検査結果が出力端子４がら出力される。今データピント
ＤＯ乃至Ｄ７が総て論理値０であれば、パリティピッ）
Ｐは奇数パリティ検査剤に従い論理値１に設定される。
方式の一例を示す図である。第１図において、読出し専
用メモリチップ１および２は、それぞれ８ビツトの記憶
容量を有する。かかる読出し専用メモリチップ１および
２に、８ビツトのデータビットＤＯ乃至Ｄ７および１ビ
ツトのパリティビットＰを格納する場合、読出し専用メ
モリチツブ１にデータビットＤＯ乃至Ｄ７を格納し、読
出し専用メモリチップ２にパリティビットＰを格納する
。読出し専用メモリチップｌおよび２から読出されたデ
ータピッＩ−Ｄｏ乃至Ｄ７およびパリティピッＩ−Ｐは
パリティ検査回路３により奇数パリティ検査を施され、
検査結果が出力端子４がら出力される。今データピント
ＤＯ乃至Ｄ７が総て論理値０であれば、パリティピッ）
Ｐは奇数パリティ検査剤に従い論理値１に設定される。
かかる状態で、任意のデータビット（例えばＤｏ）を論
理値１に変更する必要が生ずると、パリティビットＰも
論理値０に変更せねばならず、その結果読出し専用メモ
リチップ１および２共交換する必要が生ずる。
理値１に変更する必要が生ずると、パリティビットＰも
論理値０に変更せねばならず、その結果読出し専用メモ
リチップ１および２共交換する必要が生ずる。
以上の説明から明らかな如く、従来あるパリティ検査方
式においては、読出し専用メモリチップ１に格納されて
いるデータビットＤＯの論理値を変更する場合、続出し
専用メモリチップｌのみならずパリティビットＰを格納
する読出し専用メモリチップ２も交換せねばならぬ場合
があり、データの変更費用が嵩む欠点があった。
式においては、読出し専用メモリチップ１に格納されて
いるデータビットＤＯの論理値を変更する場合、続出し
専用メモリチップｌのみならずパリティビットＰを格納
する読出し専用メモリチップ２も交換せねばならぬ場合
があり、データの変更費用が嵩む欠点があった。
Ｔｄ） 発明の目的
本発明の目的は、前述の如き従来あるパリティ検査方式
の欠点を除去し、複数の読出し専用メモリチップに格納
するデータの一部を変更する場合の変更費用を極力削減
することに在る。
の欠点を除去し、複数の読出し専用メモリチップに格納
するデータの一部を変更する場合の変更費用を極力削減
することに在る。
＋ｅ） 発明の構成
この目的は、複数ビットから成るデータと、該データに
付与されたパリティビットとを二個以上の読出し専用メ
モリチップに分割して記憶するデータ記憶装置において
、前記各続出し専用メモリチップにそれぞれパリティ生
成ビットを格納し、該各パリティ生成ビットを排他論理
和ゲートにより結合して前記パリティビットを生成し、
任意の読出し専用メモリチップ内のデータビットを変更
する際、前記パリティビットの論理値を適正に設定する
如く該続出し専用メモリチップ内の前記パリティ生成ビ
ットの論理値を調整することにより達成される。
付与されたパリティビットとを二個以上の読出し専用メ
モリチップに分割して記憶するデータ記憶装置において
、前記各続出し専用メモリチップにそれぞれパリティ生
成ビットを格納し、該各パリティ生成ビットを排他論理
和ゲートにより結合して前記パリティビットを生成し、
任意の読出し専用メモリチップ内のデータビットを変更
する際、前記パリティビットの論理値を適正に設定する
如く該続出し専用メモリチップ内の前記パリティ生成ビ
ットの論理値を調整することにより達成される。
即ち本発明においては、データビットを格納する各続出
し専用メモリチップの内、データビットの変更を必要と
する読出し専用メモリチップ内に格納されるパリティ生
成ビットの論理値を調整することにより、データに付与
されるパリティビットの論理値を適正に設定することが
可能となり、パリティビットの論理値を変更する為に他
の読出し専用メモリチップを交換する必要が無くなり、
データの変更が経済的に実行される。
し専用メモリチップの内、データビットの変更を必要と
する読出し専用メモリチップ内に格納されるパリティ生
成ビットの論理値を調整することにより、データに付与
されるパリティビットの論理値を適正に設定することが
可能となり、パリティビットの論理値を変更する為に他
の読出し専用メモリチップを交換する必要が無くなり、
データの変更が経済的に実行される。
（ｆ） 発明の実施例
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例によるパリティ検査方式を示
す図である。なお、全図を通じて同一符号は同一対象物
を示す。また対象とするデータは８ピッ１−（Ｄｏ乃至
Ｄ７）から成り、またパリティピノ）Ｐは第１図同様奇
数パリティ検査則に従って設定されるものとする。第２
図においては、読出し専用メモリチップ１０にデータピ
ントＤ０１５至Ｄ６と、パリティ生成ビットＰＯが格納
され、また読出し専用メモリチップ２０には残るデータ
ピントＤ７とパリティ生成ビットＰ１とが格納されてい
る。パリティ生成ビットＰＯは論理値０に設定され、ま
たパリティ生成ビットＰ１はデータビットＤＯ乃至Ｄ７
に対するパリティビットＰと同−論理値に設定する。即
ちデータピッ１−Ｄｏ乃至Ｄ７が総て論理値０とすると
、パリティ生成ビットＰ１はデータビットＤｏ乃至Ｄ７
に対する奇数パリティピッ＋−ｐと同様論理値１に設定
される。
す図である。なお、全図を通じて同一符号は同一対象物
を示す。また対象とするデータは８ピッ１−（Ｄｏ乃至
Ｄ７）から成り、またパリティピノ）Ｐは第１図同様奇
数パリティ検査則に従って設定されるものとする。第２
図においては、読出し専用メモリチップ１０にデータピ
ントＤ０１５至Ｄ６と、パリティ生成ビットＰＯが格納
され、また読出し専用メモリチップ２０には残るデータ
ピントＤ７とパリティ生成ビットＰ１とが格納されてい
る。パリティ生成ビットＰＯは論理値０に設定され、ま
たパリティ生成ビットＰ１はデータビットＤＯ乃至Ｄ７
に対するパリティビットＰと同−論理値に設定する。即
ちデータピッ１−Ｄｏ乃至Ｄ７が総て論理値０とすると
、パリティ生成ビットＰ１はデータビットＤｏ乃至Ｄ７
に対する奇数パリティピッ＋−ｐと同様論理値１に設定
される。
今続出し専用メモリチップ１０および２０からデータピ
ッ１−Ｄｏ乃至Ｄ７、並びにパリティ生成ビットＰＯお
よびＰｌが読出されると、データビットＤＯ乃至Ｄ７は
直接パリティ検査回路３に伝達され、パリティ生成ビッ
トＰＯおよびＰｌは排他論理和ゲート５に入力されて論
理値１のパリティピッ）Ｐに変換され、パリティ検査回
路３に伝達される。かかる状態で読出し専用メモリチッ
プ１０内の任意のデータビット（例えばＤｏ）を論理値
ｌに変更する必要が生じた場合には、パリティビットＰ
は論理値０に変更せねばならない。かかる場合にはデー
タビットＤＯと同一の読出し専用メモリチップ１０に格
納されているパリティ生成ビットＰＯを論理値１に変更
し、読出し専用メモリチップ２０は何等変更しない。変
更後読出し専用メモリデツプ１０および２０からデータ
ビットＤＯ乃至Ｄ７、並びにパリティ生成ピッ）ＰＯお
よびＰｌが読出されると、パリティ生成ビットＰＯおよ
びＰｌは排他論理和ゲート５に人力されて論理値０のパ
リティピッｌ−Ｐに変換され、パリティ検査回路３に伝
達される。その結果パリティ検査回路３は、奇数パリテ
ィ検査によりデータビットＤＯ乃至Ｄ７が誤り無しと判
定する。一方データビソ１−Ｄ７を論理値ｌに変更する
場合には、データビットＤ７と同一の読出し専用メモリ
チップ２０に格納されているパリティ生成ビットＰ１も
論理値０に変更し、読出し専用メモリチップ１０は変更
しない。その結果読出し専用メモリチップ１０および２
０からデータビットＤＯ乃至Ｄ７、並びにパリティ生成
ビン）ＰＯおよびＰＩが読出されると、パリティ生成ビ
ットＰＯおよびＰｌは排他論理和ゲート５に入力されて
論理値ＯのパリティビットＰに変換され、パリティ検査
回路３に伝達される。
ッ１−Ｄｏ乃至Ｄ７、並びにパリティ生成ビットＰＯお
よびＰｌが読出されると、データビットＤＯ乃至Ｄ７は
直接パリティ検査回路３に伝達され、パリティ生成ビッ
トＰＯおよびＰｌは排他論理和ゲート５に入力されて論
理値１のパリティピッ）Ｐに変換され、パリティ検査回
路３に伝達される。かかる状態で読出し専用メモリチッ
プ１０内の任意のデータビット（例えばＤｏ）を論理値
ｌに変更する必要が生じた場合には、パリティビットＰ
は論理値０に変更せねばならない。かかる場合にはデー
タビットＤＯと同一の読出し専用メモリチップ１０に格
納されているパリティ生成ビットＰＯを論理値１に変更
し、読出し専用メモリチップ２０は何等変更しない。変
更後読出し専用メモリデツプ１０および２０からデータ
ビットＤＯ乃至Ｄ７、並びにパリティ生成ピッ）ＰＯお
よびＰｌが読出されると、パリティ生成ビットＰＯおよ
びＰｌは排他論理和ゲート５に人力されて論理値０のパ
リティピッｌ−Ｐに変換され、パリティ検査回路３に伝
達される。その結果パリティ検査回路３は、奇数パリテ
ィ検査によりデータビットＤＯ乃至Ｄ７が誤り無しと判
定する。一方データビソ１−Ｄ７を論理値ｌに変更する
場合には、データビットＤ７と同一の読出し専用メモリ
チップ２０に格納されているパリティ生成ビットＰ１も
論理値０に変更し、読出し専用メモリチップ１０は変更
しない。その結果読出し専用メモリチップ１０および２
０からデータビットＤＯ乃至Ｄ７、並びにパリティ生成
ビン）ＰＯおよびＰＩが読出されると、パリティ生成ビ
ットＰＯおよびＰｌは排他論理和ゲート５に入力されて
論理値ＯのパリティビットＰに変換され、パリティ検査
回路３に伝達される。
以上の説明から明らかな如く、本実施例によれば、デー
タピッ１−ＤＯ乃至ＤＯの論理値を変更する場合には読
出し専用メモリチップ１０のみの交換で済み、またデー
タピッ１−Ｄ７の論理値を変更する場合には読出し専用
メモリチップ２０のみの交換で済み、変更費用が従来に
比し大幅に削減される。
タピッ１−ＤＯ乃至ＤＯの論理値を変更する場合には読
出し専用メモリチップ１０のみの交換で済み、またデー
タピッ１−Ｄ７の論理値を変更する場合には読出し専用
メモリチップ２０のみの交換で済み、変更費用が従来に
比し大幅に削減される。
なお、第２図はあく迄本発明の一実施例に過ぎず、例え
ばパリティ検査回路３は奇数パリティ検査料を採用する
ものに限定されることは無く、偶数パリティ検査料を採
用する場合にも本発明の効果は変わらない。またデータ
ビットＤＯ乃至Ｄ７の読出し専用メモリチップ１０およ
び２０に対する分割方法は図示されるものに限定される
ことは無く、他に幾多の変形が考慮されるが、何れの場
合にも本発明の効果は変らない。また読出し専用メ、モ
リチップ１０および２０の記憶容量は８ビツトに限定さ
れることは無く、他に幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変らない。また本発明の対象
となるデータは８ビツトに限定されることは無く、他に
幾多の変形が考慮されるが、何れの場合にも本発明の効
果は変らない。更にパリティピノ１〜（＝Ｊきデータは
二個の読出し専用メモリチップ１ｏおよび２ｏに分割格
納するものに限定されることは無く、三個以上の読出し
専用メモリチップに分割格納する場合にも、本発明の効
果は変わらない。
ばパリティ検査回路３は奇数パリティ検査料を採用する
ものに限定されることは無く、偶数パリティ検査料を採
用する場合にも本発明の効果は変わらない。またデータ
ビットＤＯ乃至Ｄ７の読出し専用メモリチップ１０およ
び２０に対する分割方法は図示されるものに限定される
ことは無く、他に幾多の変形が考慮されるが、何れの場
合にも本発明の効果は変らない。また読出し専用メ、モ
リチップ１０および２０の記憶容量は８ビツトに限定さ
れることは無く、他に幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変らない。また本発明の対象
となるデータは８ビツトに限定されることは無く、他に
幾多の変形が考慮されるが、何れの場合にも本発明の効
果は変らない。更にパリティピノ１〜（＝Ｊきデータは
二個の読出し専用メモリチップ１ｏおよび２ｏに分割格
納するものに限定されることは無く、三個以上の読出し
専用メモリチップに分割格納する場合にも、本発明の効
果は変わらない。
（ｇｌ 発明の効果
以上、本発明によれば、前記データ記憶装置において、
複数の読出し専用メモリチップに格納するデータの一部
を変更する場合の変更費用が大幅に削減される。
複数の読出し専用メモリチップに格納するデータの一部
を変更する場合の変更費用が大幅に削減される。
第１図は従来あるパリティ検査方式の一例を示す図、第
２図は本発明の一実施例によるパリティ検査方式を示す
図である。 図において、■、２．１０および２０は読出し専用メモ
リチップ、′３はパリティ検査回路、４は出力端子、５
は排他論理和ゲート、ＤＯ乃至Ｄ７はデータビット、Ｐ
はパリティピント、ＰｏおよびＰｌはパリティ生成ピン
ト、を示す。
２図は本発明の一実施例によるパリティ検査方式を示す
図である。 図において、■、２．１０および２０は読出し専用メモ
リチップ、′３はパリティ検査回路、４は出力端子、５
は排他論理和ゲート、ＤＯ乃至Ｄ７はデータビット、Ｐ
はパリティピント、ＰｏおよびＰｌはパリティ生成ピン
ト、を示す。
Claims (1)
- 複数ビットから成るデータと、該データに付与されたパ
リティビットとを二個以上の読出し専用メモリチップに
分割して記憶するデータ記憶装置において、前記各続出
し専用メモリチップにそれぞれパリティ生成ビットを格
納し、該各パリティ生成ビットを排他論理和ゲートによ
り結合して前記パリティビットを生成し、任意の読出し
専用メモリチップ内のデータビットを変更する際、前記
パリティビットの論理値を適正に設定する如く該続出し
専用メモリチップ内の前記パリティ生成ビットの論理値
を調整することを特徴とするパリティ検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037859A JPS60181948A (ja) | 1984-02-29 | 1984-02-29 | パリテイ検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037859A JPS60181948A (ja) | 1984-02-29 | 1984-02-29 | パリテイ検査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60181948A true JPS60181948A (ja) | 1985-09-17 |
Family
ID=12509272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037859A Pending JPS60181948A (ja) | 1984-02-29 | 1984-02-29 | パリテイ検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181948A (ja) |
-
1984
- 1984-02-29 JP JP59037859A patent/JPS60181948A/ja active Pending
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