JPH07129477A

JPH07129477A - エラー検出訂正装置

Info

Publication number: JPH07129477A
Application number: JP5301046A
Authority: JP
Inventors: Yasuhiro Mitsui; 靖博三井
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-11-05
Filing date: 1993-11-05
Publication date: 1995-05-19

Abstract

(57)【要約】【目的】回路の信号線数を増加せず能力を低下せずに
データ幅を拡大する。【構成】プロセッサ１からメモリ２にデータが書込ま
れる際は、６４ビットのデータがデータ幅方向に２分割
され、３２ビットの分割データとしてそれぞれ別個のエ
ラー検出訂正回路３に入力される。各エラー検出訂正回
路３では、プロセッサ１から連送される分割データを書
込みラッチ３ｊで合成して分割前と同じ６４ビット幅の
データを作る。そして、そのデータからハミング符号等
によりチェックビットを生成し、そのデータとチェック
ビットを１セットとしてメモリ２に書込む。一方、メモ
リ２からプロセッサ１にデータが読み出される際は、セ
ット毎のデータとチェックビットが読み出される。そし
て、各エラー検出訂正回路３で、データが訂正された
後、読出しラッチ３ｋで分割され、プロセッサ１に連送
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ記憶装置におけ
るデータのエラーを検出して訂正するエラー検出訂正装
置に関するものである。

【０００２】

【従来の技術】従来、データ記憶装置におけるエラー検
出訂正の方法としては、ハミング符号等によるエラー検
出訂正コードであるチェックビットを用いて１ビットの
誤りを訂正し２ビットの誤りを検出する方法が使用され
ている。図２は、従来のエラー検出訂正回路の一構成例
を示すブロック図である。図示の回路は、データ処理装
置２１、データ記憶装置２２、エラー検出訂正回路２３
から成る。エラー検出訂正回路２３は、チェックビット
生成器３ａ、シンドローム生成器３ｂ、エラー検出器３
ｃ、読出し時の１ビットのエラーを訂正するエラー訂正
器３ｄ、データラッチ３ｅ、部分書込み時の１ビットの
エラーを訂正するエラー訂正器３ｆ、メモリ側の入出力
バッファ３ｇ、プロセッサ側の入出力バッファ３ｈ、部
分書込み時の書込みデータと読出しデータのマージ回路
３ｉから成る。

【０００３】以下、この装置の通常の書込み時、読出し
時、部分書込み時の各動作を説明する。通常の書込み時
に、書込みデータ通過経路におけるマージ回路３ｉとエ
ラー訂正器３ｆはデータを通過させるだけである。即
ち、データ処理装置１からの書込みデータはマージ回路
３ｉを素通りした後、チェックビット生成器３ａに入力
され、該生成器からチェックビットが出力される。その
後、前記書込みデータとチェックビットは１ビットエラ
ー訂正器３ｆを素通りした後、データ記憶装置２２に出
力される。このようにして、図３に示すように書込みデ
ータにチェックビットが付加されてデータ記憶装置２２
に格納される。

【０００４】読出し時に、データ記憶装置２２から読み
出された読出しデータ（訂正前）及びチェックビットは
データラッチ３ｅでラッチされた後、シンドローム生成
器３ｂに入力される。そして、該生成器からシンドロー
ムビットが出力される。これにより、１ビットエラー訂
正器３ｄに、前記読出しデータ（訂正前）とシンドロー
ムビットが入力される。そして、該訂正器からシンドロ
ームビットにより訂正された後の読出しデータが出力さ
れる。また、このシンドロームビットは、エラー検出器
３ｃにも入力される。これにより、該検出器から１ビッ
トエラー又は２ビットエラーの検出を示すエラー信号が
出力される。

【０００５】部分書込み時は、エラー検出訂正回路２３
のチェックビット生成単位より小さい書込みデータがデ
ータ処理装置２１より出力された場合に行われる。部分
書込み時にはデータ記憶装置２２から読み出されたチェ
ックビット及び読出しデータ（訂正前）がシンドローム
生成器３ｂに入力され、該生成器からシンドロームビッ
トが出力される。また、マージ回路３ｉにデータ処理装
置２１からの書込み部分データと前記読出しデータ（訂
正前）が入力され、該回路から全書込みデータ（訂正
前）が出力される。そして、前記書込みデータ（訂正
前）はチェックビット生成器３ａに入力され、該生成器
からチェックビットが出力される。その後、エラー訂正
器３ｆに前記シンドロームビット、書込みデータ（訂正
前）とチェックビットが入力され、該訂正器からデータ
記憶装置２２からの読出しデータにおける１ビットエラ
ー及び関係するチェックビットが訂正された書込みデー
タが出力される。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の装置には、以下のような課題があった。近年、
データ処理装置におけるデータ処理単位は６４ビット単
位、１２８ビット単位といったように大きくなりつつあ
る。且つ、データ転送の高速化のためにデータ連送機構
を持つデータ処理装置が増加しており、データ記憶装置
における高速化が要求されている。上記構成の装置では
データ処理装置におけるデータ処理単位とエラー検出訂
正コードの作成単位が等しい。従って、その処理を一括
して行うために回路をゲートアレイ等に１つの集積回路
としてインプリメントする際、入出力のピンが多大なも
のとなり、インプリメントが困難になりつつある。例え
ば、６４ビットのデータ処理単位を持つプロセッサのた
めのメモリ装置において、６４ビットのエラー検出訂正
コード作成単位を持ち８ビットのチェックビットを扱う
エラー検出訂正回路を、図２で示した構成で１つの集積
回路として実現しようとすると、プロセッサとのデータ
受渡しのために６４ピンが最低でも必要となり、メモリ
装置とのデータ受渡しのために６４＋８ピンが最低でも
必要となる。

【０００７】しかも、通常メモリのアクセス速度はプロ
セッサのデータ処理速度に比べてかなり遅いため、高速
なプロセッサに対応するためにメモリインタリーブ等の
手法により見かけのアクセス速度を速めるようにしてい
る。そのようなメモリインタリーブの実現のためにはイ
ンタリーブのバンク数だけエラー検出訂正の回路が必要
である。そのため、もし２ウェイ・インタリーブのメモ
リ装置にすると、メモリとのデータ受渡しのためのピン
は７２×２＝１４４ピンになり、データを送受するピン
だけで２００ピン以上が必要となる。

【０００８】現在、一般的なゲートアレイ等のパッケー
ジにおいては、パッケージの種類に応じて次のような上
限がある。例えば、ＱＦＰ(Quad Flat Package) では、
図４に示すように、パッケージの４つの側面からピンが
出ており、ピン数は最大２００ピン強である。また、Ｐ
ＧＡ(Pin Grid Array)では、図５に示すようにパッケー
ジの底面から格子状にピンが出ており、ピン数は最大４
００ピン強である。そして、それらのピンのうち、使用
可能なＩ／Ｏ端子数は約９割である。従って、このよう
なエラー検出訂正回路のインプリメントには、ＱＦＰに
比べてかなり高価なＰＧＡのパッケージが必要である。

【０００９】もちろん、データを小さな幅のデータに分
割して分割データの各々に対してチェックビットを生成
し、エラー検出訂正を行なうことは可能である。ところ
が、通常の１ビット誤り訂正２ビット誤り検出コードの
生成において、図３に示すようにデータのビット幅を
Ｍ、必要なチェックビットのビット幅をＫとするとＭと
Ｋの間には次式（１）が成立する。２^K-1 −１≧Ｎ（但しＮ＝Ｍ＋Ｋ）（１）

【００１０】この式により、例えば、３２ビット幅のデ
ータに対してチェックビットは７ビット、６４ビット幅
のデータに対してチェックビットは８ビット、１２８ビ
ット幅のデータに対してチェックビットは９ビット必要
である。即ち、Ｍが小さい時はＭに対するＫの割合が大
きい。つまり、エラー検出訂正コードのために必要な記
憶領域は一定量のデータに対してコードを生成するデー
タ記憶単位が大きいほど少なくなる。このため、大きな
ビット幅を持つデータに対するチェックビットを生成す
る方がチェックビットの保持のための記憶領域が減り、
コストの削減となる。それにもかかわらず、上述したピ
ン数の制約によりビット幅をあまり広げることができな
かった。本発明は、上術した課題を解決し、多ビット幅
のデータを扱うデータ記憶装置において、信号線数の増
大によるコストの増加をほとんど招かず、かつ処理速度
の低下もないエラー検出訂正装置を提供することを目的
とする。

【００１１】

【課題を解決するための手段】本発明のエラー検出訂正
装置は、データをデータ幅方向に分割し、分割されたデ
ータをそれぞれ入力する複数のエラー検出訂正回路と、
当該各エラー検出訂正回路内に設けられ、データ処理装
置から連送される複数の分割されたデータを１つに合成
し、合成された全体のデータからチェックビットを生成
するための書込みラッチと、当該各エラー検出訂正回路
内に設けられ、データ記憶装置からチェックビットとと
もに読み出され、当該チェックビットにより訂正された
データを分割して連送するための読出しラッチとを備え
たことを特徴とするものである。

【００１２】

【作用】本発明のエラー検出訂正装置においては、デー
タ処理装置からデータ記憶装置にデータが書き込まれる
際は、データがデータ幅方向に例えば２分割され、それ
ぞれ別個のエラー検出訂正回路に入力される。各エラー
検出訂正回路では、データ処理装置から連送される分割
データを書込みラッチで合成して例えば分割前と同じ幅
のデータを作る。そして、そのデータからハミング符号
等によりチェックビットを生成し、そのデータとチェッ
クビットを１セットとしてデータ記憶装置に書込む。一
方、データ記憶装置からデータ処理装置にデータが読み
出される際は、セット毎のデータとチェックビットが読
み出され、各エラー検出訂正回路に入力される。各エラ
ー検出訂正回路では、チェックビットからシンドローム
ビットが生成され、１ビットのエラーが含まれていると
きは当該シンドロームビットにより訂正される。そし
て、訂正されたデータは、読出しラッチで分割され、デ
ータ処理装置に連送される。この際、各エラー検出訂正
回路から出力されるデータが合成されて元のデータが復
元される。

【００１３】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明のエラー検出訂正装置を備えた
システムの一実施例のブロック図である。図示の装置
は、プロセッサ１、メモリ２、エラー検出訂正回路３か
ら成る。プロセッサ１は、メモリ２に対するデータの書
込み及び読出しを行なう。このプロセッサ１は、６４ビ
ットのデータ幅で２連送のデータ連送機構を持つ。メモ
リ２は、ＲＡＭ（ランダム・アクセス・メモリ）から成
り、データとともにチェックビットを格納する。

【００１４】エラー検出訂正回路３は、チェックビット
生成器３ａ、シンドローム生成器３ｂ、エラー検出器３
ｃ、読出し時の１ビットのエラーを訂正するエラー訂正
器３ｄ、データラッチ３ｅ、部分書込み時の１ビットの
エラーを訂正するエラー訂正器３ｆ、メモリ側の入出力
バッファ３ｇ、プロセッサ側の入出力バッファ３ｈ、各
３２ビット幅の読出しラッチ３ｋ、読出しデータ選択器
３ｌ、各３２ビット幅の書込みラッチ３ｊ、部分書込み
時の書込みデータと読出しデータのマージ回路３ｉから
成る。チェックビット生成器３ａは、ハミング符号等に
より書き込み時のチェックビットを生成する。シンドロ
ーム生成器３ｂは、チェックビットにより１ビットのエ
ラーが検出された場合にその誤りを訂正するためのシン
ドロームビットを生成する。

【００１５】エラー検出器３ｃは、１ビット又は２ビッ
トのエラーを検出してプロセッサ１にエラー信号を出力
する。エラー訂正器３ｄは、メモリ２から読み出したデ
ータに対し、シンドロームビットにより１ビットのエラ
ーを訂正する。データラッチ３ｅは、メモリ２から読み
出したデータをラッチする。エラー訂正器３ｆは、部分
書込み時に読み出したデータの１ビットエラーを訂正す
る。ここに、部分書込みとは、メモリ２への書込み単位
の一部に書込みを行なうことをいう。従って、部分書込
みを行なうときは、メモリ２からその単位のデータを読
み出し、その一部を書き換えて書き込む。入出力バッフ
ァ３ｇ及び３ｈは、プロセッサ１がメモリ２に対し書込
み又は読出しを行なうデータ及びチェックビットを一時
的に格納する。

【００１６】読出しラッチ３ｋは、例えば各３２ビット
幅のラッチ回路から成り、プロセッサ１から連送される
３２ビット幅のデータを一時的に格納して例えば６４ビ
ット幅のデータに合成する。書込みラッチ３ｊは、例え
ば各３２ビット幅のラッチ回路から成り、メモリ２から
読み出される３２ビット幅のデータを一時的に格納して
例えば６４ビット幅のデータに合成する。読出しデータ
選択器３ｌは、読出しラッチ３ｋの６４ビット幅のデー
タを３２ビット幅のデータに分割してプロセッサ１に送
るデータの一部を出力する。マージ回路３ｉは、部分書
込み時の書込みデータと読出しデータを合成して書込み
単位のデータを出力する。

【００１７】次に、データ書込み時、データ読出し時、
部分書込み時の動作を説明する。プロセッサ１のデータ
書込み時、プロセッサ１は図６（ａ）に示すように６４
ビット幅のデータＡ、Ｂ等を２連送で送出するとする。
各送出において６４ビット幅の書込みデータＡ、Ｂ等は
図６（ｂ）に示すように３２ビット幅のデータＡ１、Ａ
２、Ｂ１、Ｂ２等に分割され、２つのエラー検出訂正回
路３に入力される。２連送により２回入力された書込み
データは２つの書込みラッチ３ｊに蓄積され、６４ビッ
ト幅のデータＡ１、Ｂ１等にまとめられ、マージ回路３
ｉに入力される。

【００１８】この６４ビット幅のデータＡ１、Ｂ１等
は、通常の書込み時、データを素通りさせるだけのマー
ジ回路３ｉを通過し、チェックビット生成器３ａに入力
され、該生成器から８ビット幅のチェックビットＣＨが
出力される。その後、前記書込みデータＡ１、Ｂ１等と
チェックビットＣＨは、通常の書込み時、データを素通
りさせるだけの１ビットエラー訂正器３ｆを通過した
後、メモリ２に出力される。そして、２つのエラー検出
訂正回路３から出力された書込みデータＡ１、Ｂ１、Ａ
２、Ｂ２等の６４＋６４ビットとチェックビットＣＨの
８＋８ビット、つまり全部で１４４ビットは一括してメ
モリ２に書き込まれる。

【００１９】プロセッサ１のデータ読出し時、最初にメ
モリ２から図６（ａ）に示すデータＡ１、Ｂ１、Ａ２、
Ｂ２等の６４＋６４ビットとチェックビットＣＨの８＋
８ビット、つまり全部で１４４ビットを一括して読み出
す。これらは２セットの対応する６４ビット幅の読出し
データＡ１、Ｂ１等及びＡ２、Ｂ２等と８ビット幅のチ
ェックビットＣＨに分割され、セット毎に２つのエラー
検出訂正回路３に入力される。入力された６４ビット幅
の読出しデータ（訂正前）と８ビット幅のチェックビッ
トはデータラッチ３ｅでラッチされる。そして、これら
はシンドローム生成器３ｂに入力され、該生成器からシ
ンドロームビットが出力される。その後、１ビットエラ
ー訂正器３ｄに、前記読出しデータ（訂正前）とシンド
ロームビットが入力され、該訂正器から読出しデータ
（訂正後）が出力される。これらの読出しデータは読出
しラッチ３ｋに３２ビット幅で蓄積される。

【００２０】また、前記シンドロームビットはエラー検
出器３ｃにも入力され、該検出器３ｃから１ビットエラ
ー又は２ビットエラーの検出を示すエラー信号が出力さ
れる。読出しラッチ３ｋに蓄積されたデータはデータ選
択器３ｌによって選択され、２回に分けてプロセッサ１
に出力される。プロセッサ１は各エラー検出訂正回路３
から３２ビットずつ、全部で６４ビットの読出しデータ
を２連送で読み出す。この結果、図６（ａ）に示すデー
タが読み出される。

【００２１】部分書込み時には、メモリ２から読出しデ
ータ（訂正前）及びチェックビットがシンドローム生成
器３ｂに入力され、該生成器からシンドロームビットが
出力される。また、マージ回路３ｉにプロセッサ１から
の書込み部分データと前記読出しデータ（訂正前）が入
力され、該回路から全書込みデータ（訂正前）が出力さ
れる。この書込みデータ（訂正前）はチェックビット生
成器３ａに入力され、該生成器からチェックビットが出
力される。そして、エラー訂正器３ｆに前記シンドロー
ムビット、書込みデータ（訂正前）とチェックビットが
入力され、該訂正器から前記読出しデータにおける１ビ
ットエラー及び関係するチェックビットが訂正された書
込みデータが出力され、メモリ２に書き込まれる。

【００２２】図７は、本発明のエラー検出訂正装置を備
えたシステムの他の実施例のブロック図である。図示の
装置は、プロセッサ１、メモリ２、エラー検出訂正回路
３′、Ｉ／Ｏユニット４から成る。プロセッサ１は、６
４ビットのデータ幅で４連送のデータ連送機構を持つ。
メモリ２は、ＲＡＭ（ランダム・アクセス・メモリ）か
ら成り、１２８ビット幅のデータ及び１６ビット幅のチ
ェックビットを格納する。

【００２３】エラー検出訂正回路３′は、メモリ２のア
クセス時のデータのエラーを検出し、訂正する回路で、
プロセッサバスとＩ／Ｏバスのデータブリッジ回路を含
む。即ち、エラー検出訂正回路３′は、図１に示すエラ
ー検出訂正回路３と同様に、チェックビット生成器３
ａ、シンドローム生成器３ｂ、エラー検出器３ｃ、エラ
ー訂正器３ｄ、データラッチ３ｅ、エラー訂正器３ｆ、
メモリ側の入出力バッファ３ｇ、プロセッサバス側の入
出力バッファ３ｈ′を備える。これらの図１と同様の構
成の部分については詳細な説明は前述と同様であるの
で、重複する説明を省略する。これに対し、エラー検出
訂正回路３′は、Ｉ／Ｏユニットとのデータブリッジを
行なうので、Ｉ／Ｏバス側の入出力バッファ３ｈ″を備
えている。

【００２４】また、エラー検出訂正回路３′は、部分書
込み時の書込みデータと読出しデータのマージ回路３
ｉ、各３２ビット幅のプロセッサバス側の書込みラッチ
３ｊ′に加えて、各１６ビット幅のＩ／Ｏバス側の書込
みラッチ３ｊ″を備えている。同様に、各３２ビット幅
のプロセッサバス側の読出しラッチ３ｋ′の他に、各１
６ビット幅のＩ／Ｏバス側の読出しラッチ３ｋ″を備え
ている。更に、プロセッサバス側の読出しデータ選択器
３ｌ′の他に、Ｉ／Ｏバス側の読出しデータ選択器３
ｌ″を備えている。

【００２５】そして、プロセッサバス側とＩ／Ｏバス側
からの書込みデータ選択器３ｍ、Ｉ／Ｏバス→プロセッ
サバス時のデータの選択器３ｎ、プロセッサバスへのデ
ータの選択器３ｏ、３２ビット幅のデータを６４ビット
幅のデータにまとめる書込みデータ選択・累積器３ｐ、
プロセッサバス→Ｉ／Ｏバス時のデータの選択器３ｑ、
Ｉ／Ｏバスへのデータの選択器３ｒを備えている。Ｉ／
Ｏユニット４は、ディスク装置等との入出力を行なうユ
ニットで、３２ビットのデータ幅を持つ。

【００２６】次に、上述した装置の書込み時、読出し
時、部分書込み時の動作を説明する。プロセッサ１のデ
ータ書込み時、プロセッサ１は６４ビット幅のデータを
４連送で送出するとする。即ち、図６（ａ）におけるデ
ータＡ、Ｂ、Ｃ、Ｄが１回分の送出データとなる。各送
出において６４ビット幅の書込みデータは、図６（ｂ）
に示すように３２ビット幅に分割され、２つのエラー検
出訂正回路３′に入力される。４回入力された書込みデ
ータは４つの書込みラッチ３ｊ′に蓄積され、書込みデ
ータ選択・累積器３ｐによって６４ビット幅のデータに
まとめられる。そして、この６４ビット幅のデータは、
プロセッサバス側とＩ／Ｏバス側からの書込みデータ選
択器３ｍを通過した後、マージ回路３ｉに入力される。

【００２７】この６４ビット幅のデータは、通常書込み
時、データを素通りさせるだけのマージ回路３ｉを通過
し、チェックビット生成器３ａに入力され、該生成器か
ら８ビット幅のチェックビットが出力される。その後、
前記書込みデータとチェックビットは、通常の書込み
時、データを素通りさせるだけのエラー訂正器３ｆを通
過した後、メモリ２に出力される。そして、２つのエラ
ー検出訂正回路３′から出力された書込みデータの６４
＋６４ビットとチェックビットの８＋８ビット、つまり
全部で１４４ビットは一括してメモリ２に書き込まれ
る。これは、プロセッサ１の６４ビット幅のデータの２
連送分に値するため、４連送分の書込みデータは２回の
メモリ書込みで処理される。

【００２８】プロセッサ１のデータ読出し時は、最初に
メモリ２からデータの６４＋６４ビットとチェックビッ
トの８＋８ビット、つまり全部で１４４ビットを図６
（ｂ）に示すように一括して読み出す。これらは２セッ
トの対応する６４ビット幅の読出しデータと８ビット幅
のチェックビットに分割され、セット毎に２つのエラー
検出訂正回路３′に入力される。入力された６４ビット
幅の読出しデータ（訂正前）と８ビット幅のチェックビ
ットは、データラッチ３ｅでラッチされる。そして、こ
れらはシンドローム生成器３ｂに入力され、該生成器か
らシンドロームビットが出力される。その後、エラー訂
正器３ｄに、前記読出しデータ（訂正前）とシンドロー
ムビットが入力され、該訂正器から読出しデータ（訂正
後）が出力される。この読出しデータは読出しラッチ３
ｋ′に３２ビット幅で蓄積される。

【００２９】また、前記シンドロームビットはエラー検
出器３ｃにも入力され、該検出器から１ビットエラー又
は２ビットエラーの検出を示すエラー信号が出力され
る。読出しラッチ３ｋ′に蓄積されたデータはデータ選
択器３ｌ′によって選択され、プロセッサバスへのデー
タ選択器３ｏを通過後、２回に分けてプロセッサ１に出
力される。この結果、図６（ａ）に示すデータが読み出
される。この場合、１回のメモリ読出しでプロセッサは
各エラー検出訂正回路から３２ビットずつ、全部で６４
ビットのデータを２連送分読み出すことによりデータ読
出しを行なう。従って、４連送分の読出しデータは２回
のメモリ読出しで処理される。

【００３０】Ｉ／Ｏユニット４のデータ書込み時、３２
ビット幅の書込みデータは１６ビット幅に分割され、２
つのエラー検出訂正回路３′に入力される。４回入力さ
れた書込みデータは４つの書込みラッチ３ｊ″に蓄積さ
れ、プロセッサバス側とＩ／Ｏバス側からの書込みデー
タ選択器３ｍを通過した後、マージ回路３ｉに入力され
る。その後は、プロセッサの書込み時と同様である。Ｉ
／Ｏユニットの３回分以下の書込みデータは部分書込み
で処理される。

【００３１】Ｉ／Ｏユニット４のデータ読出し時は、最
初にメモリ２からデータの６４＋６４ビットとチェック
ビットの８＋８ビット、全部で１４４ビットを一括して
読み出す。これらは２セットの対応する６４ビット幅の
読出しデータと８ビット幅のチェックビットに分割さ
れ、セット毎に２つのエラー検出訂正回路３′に入力さ
れる。その後は、プロセッサ１の読出し時とほぼ同様で
ある。但し、読出しデータは読出しラッチ３ｋ″に１６
ビット幅で蓄積され、該ラッチに蓄積されたデータはデ
ータ選択器３ｌ″によって選択され、Ｉ／Ｏバスへのデ
ータ選択器３ｏを通過した後、４回に分けてＩ／Ｏユニ
ット４に出力される。Ｉ／Ｏユニットは各エラー検出訂
正回路３′から１６ビットずつ、全３２ビットの読出し
データを読み込む。従って、１回のメモリ読出しで４回
分の読出しデータが処理される。

【００３２】部分書込み時には、メモリ２から読出しデ
ータ（訂正前）及びチェックビットがシンドローム生成
器３ｂに入力され、該生成器からシンドロームビットが
出力される。また、マージ回路３ｉにプロセッサからの
書込み部分データと前記読出しデータ（訂正前）が入力
され、該回路から全書込みデータ（訂正前）が出力され
る。この書込みデータ（訂正前）はチェックビット生成
器３ａに入力され、該生成器からチェックビットが出力
される。そして、エラー訂正器３ｆに前記シンドローム
ビット、書込みデータ（訂正前）とチェックビットが入
力され、該訂正器から前記読出しデータにおける１ビッ
トエラーに関係するデータ又はチェックビットのエラー
が訂正された書込みデータ（訂正後）が出力され、メモ
リ２に書き込まれる。

【００３３】以上のようにして、大規模なエラー検出訂
正回路を分割して実現でき、各回路におけるデータ入出
力信号線数を適当なサイズにすることができる。従っ
て、全ハードウェアの量は従来とほとんど変わらず、デ
ータ記憶装置及びデータ処理装置につながるこの回路の
容量負荷も従来と変わることはない。また、インタリー
ブの手法を使用した場合のデータ記憶装置のアクセス速
度を損なうことなく、維持することができる。

【００３４】例えば、６４ビット幅のデータ処理幅を持
つプロセッサのための、２ウェイ・インタリーブのメモ
リ装置におけるエラー検出訂正回路は、従来の構成では
データ信号線だけで、プロセッサ側６４本、メモリ側
（６４＋８）×２＝１４４本、合計２０８本を必要とす
る。この本数は、現在の集積回路のパッケージを考える
と、１つの集積回路として実現しにくいものである。と
ころが、本発明を適用し、２つのエラー検出訂正回路に
分割して構成すると、１つのエラー検出訂正回路のデー
タ信号線数は、プロセッサ側３２本、メモリ側（６４＋
８）＝７２本、合計１０４本となり、１つの集積回路と
して容易に実現可能である。しかも、プロセッサから見
えるアクセス速度は同等であり、プロセッサ側及びメモ
リ側から見える該回路の負荷も同じである。

【００３５】また、６４ビット幅のデータ処理幅を持つ
プロセッサのための、４ウェイ・インタリーブのメモリ
装置におけるエラー検出訂正回路は、従来の構成ではデ
ータ信号線だけで、プロセッサ側６４本、メモリ側（６
４＋８）×４＝２８８本、合計３５２本を必要とする。
この本数は、現在の集積回路のパッケージを考えると、
１つの集積回路として実現し難いものである。ところ
が、本発明を適用し、４つのエラー検出訂正回路に分割
して構成すると、１つのエラー検出訂正回路のデータ信
号線数は、プロセッサ側１６本、メモリ側（６４＋８）
＝７２本、合計９８本となり、１つの集積回路として容
易に実現可能である。しかも、プロセッサから見えるア
クセス速度は同等であり、プロセッサ側及びメモリ側か
ら見える該回路の負荷も同じである。

【００３６】そして、１２８ビット幅のデータ処理幅を
持つプロセッサのための、４ウェイ・インタリーブのメ
モリ装置におけるエラー検出訂正回路は、従来の構成で
はデータ信号線だけで、プロセッサ側１２８本、メモリ
側（１２８＋９）×４＝５４８本、合計６７６本を必要
とする。この本数は、現在の集積回路のパッケージを考
えると、１つの集積回路として実現不可能である。とこ
ろが、本発明を適用し、４つのエラー検出訂正回路に分
割して構成すると、１つのエラー検出訂正回路のデータ
信号線数は、プロセッサ側３２本、メモリ側（１２８＋
９）＝１３７本、合計１６９本となり、１つの集積回路
として容易に実現可能である。しかも、プロセッサから
見えるアクセス速度は同等であり、プロセッサ側及びメ
モリ側から見える該回路の負荷も同じである。

【００３７】更に、６４ビット幅のデータ処理幅を持つ
プロセッサのつながるプロセッサバスと、３２ビット幅
のデータ処理幅を持つＩ／ＯユニットのつながるＩ／Ｏ
バスからのメモリアクセスを扱い、２ウェイ・インタリ
ーブに対応したエラー検出訂正回路は、従来の構成では
データ信号線だけでプロセッサバス側６４本、Ｉ／Ｏバ
ス側３２本、メモリ側（６４＋８）×２＝１４４本、合
計２４０本を必要とする。この本数は、現在の集積回路
のパッケージを考えると、１つの集積回路として実現し
にくいものである。ところが、本発明を適用し、２つの
エラー検出訂正回路に分割して構成すると、１つのエラ
ー検出訂正回路のデータ信号線数は、プロセッサバス側
３２本、Ｉ／Ｏバス側１６本、メモリ側（６４＋８）＝
７２本、合計１２０本となり、１つの集積回路として容
易に実現可能である。しかも、プロセッサから見えるア
クセス速度は同等であり、プロセッサバス側及びメモリ
バス側から見える該回路の負荷も同じである。

【００３８】尚、データを小さな幅のデータに分割して
別々のエラー検出訂正回路に入力し、各エラー検出訂正
回路がチェックビット生成時にはチェックビットを、シ
ンドローム生成時にはシンドロームビットを各エラー検
出訂正回路同士で通信し合うことによって、もとのデー
タに対するチェックビット及びシンドロームを生成する
ことも可能である。つまり、もとのデータに対するチェ
ックビット生成及びシンドローム生成の処理を各エラー
検出訂正回路に分担させ、最終的に完成したチェックビ
ット及びシンドロームビットを全エラー検出訂正回路が
受け、処理を行なうようにすればよい。これによって
も、エラー検出訂正回路のピン数の制約の下に処理速度
を向上させることはできる。ただし、これらのエラー検
出訂正回路を別々の集積回路としてインプリメントする
場合、増加するピン数は最低（チェックビット＋シンド
ロームビット）数で良いが、処理は別々の集積回路で通
信し合って行なうようにするため、１つの集積回路で閉
じている回路構成に比べて大変遅くなるし、その制御も
かなり複雑になる。

【００３９】尚、上述した実施例においては、エラー検
出訂正回路３′を２つ設けた場合について説明したが、
本発明はこれに限定されることなく、例えば、４つ、８
つ等いくつ設けるようにしてもよい。

【００４０】

【発明の効果】以上詳述したように、本発明のエラー検
出訂正装置によれば、大規模なエラー検出訂正回路を分
割して実現でき、各回路におけるデータ入出力信号線数
を適当なサイズにすることができる。従って、本発明に
係る回路において全ハードウェアの量は従来とほとんど
変わらず、データ記憶装置及びデータ処理装置につなが
るこの回路の容量負荷も従来と変わることはなく、ま
た、インタリーブの手法を使用した場合のデータ記憶装
置のアクセス速度を維持することができる。

【図面の簡単な説明】

【図１】本発明のエラー検出訂正装置の一実施例のブロ
ック図である。

【図２】従来のエラー検出訂正装置の一例のブロック図
である。

【図３】データとチェックビットの関係の説明図であ
る。

【図４】ＱＦＰの説明図である。

【図５】ＰＧＡの説明図である。

【図６】データの書込み及び読出しの手順の説明図であ
る。

【図７】本発明のエラー検出訂正装置の他の実施例のブ
ロック図である。

【符号の説明】

１プロセッサ（データ処理装置）２メモリ（データ記憶装置）３、３′ エラー検出訂正回路４Ｉ／Ｏユニット（データ処理装置）３ｊ、３ｊ′、３ｊ″ 書込みラッチ３ｋ、３ｋ′、３ｋ″ 読出しラッチ

Claims

【特許請求の範囲】

【請求項１】データをデータ幅方向に分割し、分割さ
れたデータをそれぞれ入力する複数のエラー検出訂正回
路と、当該各エラー検出訂正回路内に設けられ、データ処理装
置から連送される複数の分割されたデータを１つに合成
し、合成された全体のデータからチェックビットを生成
するための書込みラッチと、当該各エラー検出訂正回路内に設けられ、データ記憶装
置からチェックビットとともに読み出され、当該チェッ
クビットにより訂正されたデータを分割して連送するた
めの読出しラッチとを備えたことを特徴とするエラー検
出訂正装置。