JPS60181963A - 並列計算機におけるアドレス割り付け方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、格子状に配置された初数の処理エレメントを
具備すると共に、各処理エレメントが隣接した全ての処
理エレメントに情報を送る手段及び自己のアドレスを蓄
える手段を持つ並列計算機において、各処理エレメント
に対して唯一のアドレスを割り付けるアドレス割り付は
方式の改良に関するものである。

［従来技術と問題点］ 格子状に配列された複数の処理エレメントを持つ並列計
算機においては、各処理エレメントとホスト計算機との
間の通信および各処理エレメント間の通信のために、各
処理エレメントにアドレス情報与することが必要となる
。並列計算機におけるアドレス割り付は方式として、各
処理エレメント罠ディップ・スイッチを設け、このスイ
ッチを人間がセットすることによって各処理エレメント
のアドレスを決定する方式が仰られている。しかし、こ
の従来方式は、処理エレメントにディ・・グ・スイッチ
を設けることによってハードウェア量が増大すること、
及び処理エレメントの個数が増太するとデイツプースイ
ッチビセットする人間の手間が莫大なものになり、誤っ
てセットする可能性が増大すること等の欠点乞イ■して
いる。並列計算機におけるアト７７割り付は方式として
、各処理エレメントの初期化フ”ログラム（例え＆−１
ｍＲＯＭ）にアドレスｔセットして置くことによって各
処理エレメントのアトＶスχ決定する方式も知られてい
る。しかし、この従来方式は、全ての処理エレメントの
それぞれに対して１つ１つ互に異なる初期化プログラム
を作成する必要かあるため、処理エレメントの個数が増
大すると初期化プログラムを作成するための手間が莫大
なものになるという久点乞有している。

〔発明の目的〕

本発明は、上記の考察に基づくものであって、格子状に
配置された′４ｉ数の処理エレメントを有スる並列計ｎ
機において、各処理エレメントに対するアドレス割り付
けｔハードウェア量馨増加することなく簡単に行い得る
ようにした並列計算機におけるアドレス割り付は方式を
提供することｔ目的としている〇 〔発明の構成〕 そしてそのため、本発明の並列ｉＩ算機におけるアドレ
ス割り付は方式は、格子状に配置された複数の処理エレ
メントｌ具備すると共に、各処理エレメントが、隣接し
た全ての処理エレメントに情報を送る手段を有すると共
に、自己の処理エンメントのアドレス情報える手段を持
つように構成された並列計算機において、任意の１つの
処理エレメントからアドレス乞発生させ、アドレスの決
定した処理エレメントは隣接した処理エレメントにアド
レス情報７送り、アドレス情報馨受は取った処理エレメ
ントはそのアドレス情報を自己の処理エレメントのアド
レスとすることｔ特徴とするものである。

〔発明の実施例〕

以上、本発明を図面を参照しつつ説明する。

第五図は本発明が適用される並列計算機の１例を示す図
、第２図は処理エレメントにローディングされている初
期化プログラムによる処理を説明する図である。

第１図において、１−００ないしｌ−７７１ｒＬは処理
エレメント、２は隣接処理エレメント間通信路、３は処
理エレメント・アドレス格納域、４は処理エレメント・
アトフッ発生フラグ、５は処理済フラグ、６は信号線を
それぞれ示している。

処理ニレメン）１−００ないし１−ｍルは全て同一の栴
成ン有している。この処理エレメント１−１ｊは、処理
エレメントやアドレス格納域３、処理エレメント−アド
レス発生フラグ４及び処理済フラグ５ン有すると共に、
瞬接処理エレメント間通信路２ン介して隣接する全ての
処理エレメントと通信ン行うことが出来る。その他の点
では、処理エレメントは通常のマイクロプロセッサと同
じ機能馨有している。例えば処理エレメント五−〇〇の
処理エレメント−アドレス格納域３には、処理エレメン
トｉ　−ｏ　ｏ＜割り当てられたアドレスが格納される
。処理エレメント・アドレス発生フラグ４は、論理ｒｔ
Ｊ又は論理「ＯＪＫ、設定され、Ｒ−ＭＬ３１［ｉ１エ
レメント・アドレス６４フラグ４が論理「１」の処理エ
レメントは、自己のアドレスを自分で決定することが出
来、処理エレメント・アドレス発生フラグ４が論理「０
」の処理エンメントは、他の処理エレメントから送られ
て来たアドレス格納域のアドレスと°する。処理エレメ
ント１−００ないしｌ　−Ｔｎ　ｒＬＯ中で、処理エレ
メント・アドレス発生フラグ４が論理Ｉｌｌとされるも
のは唯１個である。処理エレメント１−ｉｊ（ｉ＝ｏ、
　ｉ、・・・ｍ、　ｊ＝０．１．・・・ル）のアドレス
が決定されると、処理エレメント１−ｉｊの中にある処
理済フラグ５は論理ｒｌＪとなる。信号＋１！６上の信
号の論理値は、処理ニレメン）ｌ−００ないし五−ｍｎ
の全てに対応するアドレスが決定された時に論理「１」
になる。ホスト計算機（図示せず）は、信号ａ６上の信
号の論理値２調べることにより、処理エレメント１−０
０ないしｌ−ｍｎの全てに対するアドレスが決定された
か否か７知ることが出来る。なお、図示され゛〔いない
が、処理エレメントとホスト計算機との間には、データ
及びアドレスを転送するためのバスが設けられている。

第２図は処理エレメントにローディングされている初期
化プログラムによる処理乞説明する図である。スタート
信号ケ受信すると、各処理エレメントは下記のような処
理２行５゜なお、スタート信号は、例えば電源投入がな
されると、各処理エレメントに対して同時に送られる信
号である。また、第２図において、ＰＥは処理エレメン
トの略である。

■　ＰＥアドレス拳ラフラグ論理「ム」か論理「０」か
ｔ調べる。論理Ｉｌｌのときは■の処理を行い、論理ｒ
ＯＪのときは■の処理ン行う。

■　ＰＥアドレス格納域３に初期アドレス’ｉｓ。

ｉｙ″ビセットする。

■　隣接ＰＫに下記のよ５にして決定されたアドレス情
報り、送り終ったらＥＮＤとする。

ｏ　Ｌ３：）０で且つｉｙ’ｑＯならば上方向に“ｉｘ
、１ｙ−１” 下方向に“ｉｘ、ｉｙ＋１” 右方向に’　ｔ’５−Ｉｓ　ｌ　’／”右方向にｗｉｚ
＋１ｍ番ｙ＃ Ｏ番ｘ　＝　Ｑならば 上方１”ｌ　Ｋ　”　Ｌｘ　、　ｉｙ　１”下方向に“
ｉｘ、番ｙ＋　ｉ　＃ ｏ　１ｙ＝０ 右方向に’ｉ、ｆｆ１−１．ｉｙ” 右方向に“ｉｘ＋ｘ、ｉｙ” ■　隣接ＰＥから送られて来るアドレス情報″Ｘ。

ｙ”ｖ待つ。アドレス情報が送られてくると、■の処理
を行う。

■　処理済フラグ５ン参照してＰＥアドレスがセットさ
れているか否かを調べる。ＹｅｓのときはＥＮＤとし、
Ｎｏのときは、■の処理を行う。

■　自己のＰＥアト°レス格納域３にアドレス情報−”
！、ｙ’乞セットする。

■　隣接ＰＥに下記のように決定されたアドレスを送り
、送り終ったらＥＮＤとする。

ｏ、（ｇで且つｙ”ｓＯならば 下方向に’ｘ、ｙ−１” 下方向に−ｘ、ｙ＋１’ 右方向に’ｘ−１．ｙ” 右方向に＃　、Ｔ＋　１　＋　’／＃ Ｏｘ＝０ならば 下方向に＃、、　ｙ−ｉ” 下方同忙″χ、ｙ＋１” ０ｙ＝Ｑならば 右方向に＃Ｘ−五、ｙｎ 右方向に”ａ’＋Ｉ、ｙ” 〔発明の効果〕 以上の説明から明らかなように、本発明の並列針ｎ機の
アドレス割り付は方式は、ハードウェア量ン増〃口しな
いこと及び各処理エレメントの初期化プログラムを全て
同一とすることが出来ること等の顕著な効果娶奏するこ
とが出来る。

【図面の簡単な説明】

第１図は本発明が適用される並列計算機の１例ビ示す図
、第２図は処理エレメントにローディングされている初
期化プログラムによる処理を説明する図である。 １−００ないしｌ　−ｍ　Ｂ・・・処理エレメント、２
・・・隣接処理エレメント間通信路、３・・・処理エレ
メント・アドレス格納域、４・・・処理エレメント・ア
ドレス発生フラグ、５・・・処理済フラグ、６・・・信
号線。 特許出願人　富士通株式会社 代理人弁理士　京　谷　四　部 ２＋　図 才２図

Claims (1)

【特許請求の範囲】
1. 格子状に配置された複数の処理エレメントを具備すると
   共に、各処理エレメントが、隣接した全ての処理エレメ
   ントに情報を送る手段を有すると共に、自己の処理エレ
   メントのアドレスを蓄える手段ケ持つように構成された
   並列計算機において、任意の１つの処理エレメントから
   アドレス奮発生させ、アドレスの決定した処理エレメン
   トは隣接した処理エレメントにアドレス情報を送り、ア
   ドレス情報を受け取った処理エレメントはそのアトシス
   情報ビ自己の処理エレメントのアドレスとすることｔ特
   徴とするアドレス決定方式。