JPS60182182A - マトリツクス配線板 - Google Patents
マトリツクス配線板Info
- Publication number
- JPS60182182A JPS60182182A JP59035951A JP3595184A JPS60182182A JP S60182182 A JPS60182182 A JP S60182182A JP 59035951 A JP59035951 A JP 59035951A JP 3595184 A JP3595184 A JP 3595184A JP S60182182 A JPS60182182 A JP S60182182A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- matrix
- capacitance
- intersection
- photoelectric conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Solid State Image Pick-Up Elements (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は光電変換装置に用いられるフォトセンサアレイ
のマトリックス配線板の改良に関する。
のマトリックス配線板の改良に関する。
従来、例えばファクシミリ装置の光電変換装置部として
はシリコンフォトダイオード型の１次元フォトセンサア
レイが一般的に知られている。又、近年においては、グ
ロー放電、スパッタリング。
はシリコンフォトダイオード型の１次元フォトセンサア
レイが一般的に知られている。又、近年においては、グ
ロー放電、スパッタリング。
イオンブレーティング、真空蒸着等真空装置を用いた膜
形成法、もしくは結着樹脂と混合して塗布する方法等を
用いて被着させた薄膜もしくは厚膜を積層させて作製し
た、レンズ系で原稿を縮小することを必、要としない長
尺化したフォトセンサアレイの開発が進んでいる。
形成法、もしくは結着樹脂と混合して塗布する方法等を
用いて被着させた薄膜もしくは厚膜を積層させて作製し
た、レンズ系で原稿を縮小することを必、要としない長
尺化したフォトセンサアレイの開発が進んでいる。
この様な長尺化したフォトセンサアレイの方式として、
大きく次の２つがある。つまり、コゾレーナ型の光導電
タイプとサンドイッチ型の光起電力タイプがあるが、コ
グレーナ型の光導電タイプはザンドイヅチ型光起電力タ
イプに比べ、光応答速度では劣るものの、感度つまり光
電流の大きさは、同面積画素、同−光量の場合光起電力
タイプより約１００倍′大きいことが実験的にも理論的
にも示されている。
大きく次の２つがある。つまり、コゾレーナ型の光導電
タイプとサンドイッチ型の光起電力タイプがあるが、コ
グレーナ型の光導電タイプはザンドイヅチ型光起電力タ
イプに比べ、光応答速度では劣るものの、感度つまり光
電流の大きさは、同面積画素、同−光量の場合光起電力
タイプより約１００倍′大きいことが実験的にも理論的
にも示されている。
この光電流が大きいという特性を利用して、実時間読出
し方式（光電流を蓄積しないで、実時間で光電流を増巾
出力する方式）が可能となる。さらに、実時間読出し方
式は１画素当りの読出し速度が速い（蓄積時間がいらな
い）ことから、−次元長尺フォトセンサアレイのセンナ
をおる個数毎に分割して読出す方式つまシマトリ、クス
読出し方式が可能である。
し方式（光電流を蓄積しないで、実時間で光電流を増巾
出力する方式）が可能となる。さらに、実時間読出し方
式は１画素当りの読出し速度が速い（蓄積時間がいらな
い）ことから、−次元長尺フォトセンサアレイのセンナ
をおる個数毎に分割して読出す方式つまシマトリ、クス
読出し方式が可能である。
前述したマトリ、クス読出し方式は、第１図に示すよう
にｍＸｎ個の光電変換要素が一列アレイ状とされ、この
光電変換要素のｍ個に共通なプロ、り電極２がｎ個あり
、ｍＸｎ個の光電変換要素毎に独立して設けられたｍＸ
ｎ個の個別電極と前記共通なブロック電極２と前記独立
して設けられた個別電極との間に光電変換層とを有する
一次元長尺フオドセンサアレイ部４、前記ｎ個の共通電
極に順次電圧を印加する電圧印加回路６、ｍＸｎ個の光
電変換要素からｍ個ずつ並列に出力される光電流を入力
し直列に出力する走査回路部とマトリックス配線部８と
からなる。
にｍＸｎ個の光電変換要素が一列アレイ状とされ、この
光電変換要素のｍ個に共通なプロ、り電極２がｎ個あり
、ｍＸｎ個の光電変換要素毎に独立して設けられたｍＸ
ｎ個の個別電極と前記共通なブロック電極２と前記独立
して設けられた個別電極との間に光電変換層とを有する
一次元長尺フオドセンサアレイ部４、前記ｎ個の共通電
極に順次電圧を印加する電圧印加回路６、ｍＸｎ個の光
電変換要素からｍ個ずつ並列に出力される光電流を入力
し直列に出力する走査回路部とマトリックス配線部８と
からなる。
第２図はこのマトリックス読出しを行う為のマトリック
ス回路部８が形成されたマトリックス配線板９の断面図
であり、基板１０上に第１配線層１２、絶縁層１４．第
２配線層１６が形成され、第１配線Ｍ１２と第２配線層
１６を部分的にスルーホールコンタクト部１８で接続さ
せる。
ス回路部８が形成されたマトリックス配線板９の断面図
であり、基板１０上に第１配線層１２、絶縁層１４．第
２配線層１６が形成され、第１配線Ｍ１２と第２配線層
１６を部分的にスルーホールコンタクト部１８で接続さ
せる。
第３図はマトリックス回路部８の構成図であり、２０は
第１配線層１２（第２図）上の第１配線；２２は第２配
線層１６（第２図）上の第２配線である。
第１配線層１２（第２図）上の第１配線；２２は第２配
線層１６（第２図）上の第２配線である。
しかるにこのマトリックス読出し方式の場合、回路構成
は簡単となるが配線部が複雑となり配線部面積が大きく
なるという不都合を有する。
は簡単となるが配線部が複雑となり配線部面積が大きく
なるという不都合を有する。
特に、画素数が犬となりｍＸｎが犬となった場合、例え
ばＡ４サイズを８ｐｅ４／ｌｌ１１で読取るときは、ｍ
Ｘｎ＝１７２８であり、読取り速度を最大とするために
はｍりｎさ２という関係から、一般にはｍ＝３２；ｎ＝
５４またはｍ＝４８：ｎ＝３６（またはｍ＝６４ ＊
ｎ＝２７ ）が採用される。ｍの値は回路部が何チャン
ネル集積可能かによって決定されるが、回路部を低価格
にするためにはなるべくチャンネル数すなわちｍの値を
小さくしだい。この結果、ｍ＝３２：ｎ＝５４程度の配
分が一般的であるが、この場合には前記共通ブロック電
極配線数が５４本、個別電極側マトリックス配線部は、
１７２８本の個別電極とそれに交差する３２本の配線が
必要となシ、スルーホール数３２Ｘ５４＝ １７２８個
、及び絶縁を必要とする交差点３２（３２−１）Ｘ５４
＝２６７８４点が必要となる。
ばＡ４サイズを８ｐｅ４／ｌｌ１１で読取るときは、ｍ
Ｘｎ＝１７２８であり、読取り速度を最大とするために
はｍりｎさ２という関係から、一般にはｍ＝３２；ｎ＝
５４またはｍ＝４８：ｎ＝３６（またはｍ＝６４ ＊
ｎ＝２７ ）が採用される。ｍの値は回路部が何チャン
ネル集積可能かによって決定されるが、回路部を低価格
にするためにはなるべくチャンネル数すなわちｍの値を
小さくしだい。この結果、ｍ＝３２：ｎ＝５４程度の配
分が一般的であるが、この場合には前記共通ブロック電
極配線数が５４本、個別電極側マトリックス配線部は、
１７２８本の個別電極とそれに交差する３２本の配線が
必要となシ、スルーホール数３２Ｘ５４＝ １７２８個
、及び絶縁を必要とする交差点３２（３２−１）Ｘ５４
＝２６７８４点が必要となる。
このように−次元長尺フォトセンサアレイにおいてマト
リックス読出し方式を採用する場合、マトリックス回路
部８の配線部は配線本数及び配線密度の増加、さらに配
線長の増加をきたし、その結果読み出し線１本当りの分
布容量を増加し、ひいては後述するようにフォトセンサ
の出力誤差を増大させるという不都合が発生する。
リックス読出し方式を採用する場合、マトリックス回路
部８の配線部は配線本数及び配線密度の増加、さらに配
線長の増加をきたし、その結果読み出し線１本当りの分
布容量を増加し、ひいては後述するようにフォトセンサ
の出力誤差を増大させるという不都合が発生する。
ここで分布容量と出力誤差の関係について、考案してみ
る。例えば、５ピツ）ＸＮブロックのマトリックス配線
の場合の等価回路を第４図に示す。
る。例えば、５ピツ）ＸＮブロックのマトリックス配線
の場合の等価回路を第４図に示す。
第４図において、充電流読出し中のあるビットに対して
注目して、近似的に等価回路で示したのが第５図である
。
注目して、近似的に等価回路で示したのが第５図である
。
第５図において２４は選択センサ、２６は非選択センサ
、２８はマトリ、クス交差部、３０はマトリックス線間
部を表わし、Ｃ３がマトリックス交差部容量、Ｃ４がマ
） ＩＪワックス間容量を表わす。このマトリ、ジス交
差部容量Ｃ３及びマトリックス線間容量Ｃ４はＡ４サイ
ズ（３２ビット×５４プ日ツク）の場合、次に示すよう
な計算式で表わされる。
、２８はマトリ、クス交差部、３０はマトリックス線間
部を表わし、Ｃ３がマトリックス交差部容量、Ｃ４がマ
） ＩＪワックス間容量を表わす。このマトリ、ジス交
差部容量Ｃ３及びマトリックス線間容量Ｃ４はＡ４サイ
ズ（３２ビット×５４プ日ツク）の場合、次に示すよう
な計算式で表わされる。
Ｃ３＝（１点当９の交差部容量）×（交差部の数）＝（
１点描シの交差部容量）×（１ブロツクのビット数−１
）×（プロ、り数） ＝（１点当りの交差部容量）Ｘ（３２−１）Ｘ５４＝（
１点当りの交差部容量）Ｘ１６７４ ・ベリＣ４＝両隣
りの配線に対する容量 次に交差部容量Ｃ３及びマトリックス線間容量Ｃ４の値
の計算を行なう。
１点描シの交差部容量）×（１ブロツクのビット数−１
）×（プロ、り数） ＝（１点当りの交差部容量）Ｘ（３２−１）Ｘ５４＝（
１点当りの交差部容量）Ｘ１６７４ ・ベリＣ４＝両隣
りの配線に対する容量 次に交差部容量Ｃ３及びマトリックス線間容量Ｃ４の値
の計算を行なう。
先ずＣ３の値を計算する。第６図は第１配線２０と第２
配線２２の交差部３２の拡大図を示し、例えば８ ｐｅ
を−の画素密度のとき通常第１配線層１２の配線巾ｔ、
＝６５μｍ配線隙間ｔ３配線隙間用３＝６０ 配線隙間２ｔ４＝１５０μｍ１絶縁層１４の厚さｄ−２
０７＃ｎ絶縁層比誘導率ε、＝４となる。よって交差部
容量Ｃ３は（１）式により Ｃ８＝ ｇｏｇｒ−ｘ １６７４ ＝８．８５４Ｘ１０ Ｘ４Ｘ６５Ｘ１０ Ｘ１５０Ｘ１
０−’／（２０Ｘ１０−６）Ｘ１６７４＝＝ ２９９Ｅ となる。
配線２２の交差部３２の拡大図を示し、例えば８ ｐｅ
を−の画素密度のとき通常第１配線層１２の配線巾ｔ、
＝６５μｍ配線隙間ｔ３配線隙間用３＝６０ 配線隙間２ｔ４＝１５０μｍ１絶縁層１４の厚さｄ−２
０７＃ｎ絶縁層比誘導率ε、＝４となる。よって交差部
容量Ｃ３は（１）式により Ｃ８＝ ｇｏｇｒ−ｘ １６７４ ＝８．８５４Ｘ１０ Ｘ４Ｘ６５Ｘ１０ Ｘ１５０Ｘ１
０−’／（２０Ｘ１０−６）Ｘ１６７４＝＝ ２９９Ｅ となる。
又マトリックス線間容量Ｃ４の（２ａ ） 、 （２ｂ
）式りは配線長 Ｋ （ｋ） 、 Ｋ’（ｋ）はｋを母数とする完全楕円
積分および補数、Ｃ８は基板の比銹導率である。
）式りは配線長 Ｋ （ｋ） 、 Ｋ’（ｋ）はｋを母数とする完全楕円
積分および補数、Ｃ８は基板の比銹導率である。
よって（３）式においてｔ２＝１５０閉、２ｔ４−１５
０μｍＬ＝２５０間を代入すると、 Ｃ４ζ１０９Ｆ となり（２ａ）、（２ｂ）式にこれを代入してとなる。
０μｍＬ＝２５０間を代入すると、 Ｃ４ζ１０９Ｆ となり（２ａ）、（２ｂ）式にこれを代入してとなる。
ここで実際の読取りを考えると、１画素当り１０μ瓢で
読取るとしてＡ４サイズ（１７２８ビツト）では１０μ
５Ｘ１７２８ビット＝１７．２８ｍ８μｌｎｅの読取速
度となる。この読取速度では、第４・図に示す回路の場
合、アンプの性能にも依存するが、およそ第７図に示す
ような入力容量ＣＩＮ対出力誤差の関係がシミュレーシ
ョン及び実験で得られた。ここで入力容量ＣＩＮはＣ１
−Ｃ，までのすべての容量を含めたものである。第７図
に示す如く入力容量ＣＩＮが増加するにつれて出力誤差
の絶対値は直線的に増加する。
読取るとしてＡ４サイズ（１７２８ビツト）では１０μ
５Ｘ１７２８ビット＝１７．２８ｍ８μｌｎｅの読取速
度となる。この読取速度では、第４・図に示す回路の場
合、アンプの性能にも依存するが、およそ第７図に示す
ような入力容量ＣＩＮ対出力誤差の関係がシミュレーシ
ョン及び実験で得られた。ここで入力容量ＣＩＮはＣ１
−Ｃ，までのすべての容量を含めたものである。第７図
に示す如く入力容量ＣＩＮが増加するにつれて出力誤差
の絶対値は直線的に増加する。
以上考案した如く、−次元長尺フォトセンサアレイにお
いてマｌ−ＩＪワックス出し方式を採用する場合、マト
リックス回路部８の配線部は配線本数及び配線密度の増
加、さらに配線長の増加の結果読み出し線１本当りの分
布容量が増加しフォトセンサの出力誤差が増大する為、
光電変換読取装置の読取り精度及び読取り速度に支障を
きたした。
いてマｌ−ＩＪワックス出し方式を採用する場合、マト
リックス回路部８の配線部は配線本数及び配線密度の増
加、さらに配線長の増加の結果読み出し線１本当りの分
布容量が増加しフォトセンサの出力誤差が増大する為、
光電変換読取装置の読取り精度及び読取り速度に支障を
きたした。
そこで本発明の目的は、光電変換読取装置の読取り精度
及び読取り速度の向上を計り得る一次元長尺フォトセン
ザアレイのマトリックス配線板を′提供することにある
。
及び読取り速度の向上を計り得る一次元長尺フォトセン
ザアレイのマトリックス配線板を′提供することにある
。
前記目的を達成すべく本発明は、絶縁層を介して積層さ
れた配線層と、該配線層どうしを電気的に導通すせるス
ルーホールコンタクト部とを有するマトリックス配線板
において；前記配線層の配線幅が前記スルーホールコン
タクト部よりも小さいことを特徴とする。
れた配線層と、該配線層どうしを電気的に導通すせるス
ルーホールコンタクト部とを有するマトリックス配線板
において；前記配線層の配線幅が前記スルーホールコン
タクト部よりも小さいことを特徴とする。
以下図面に基づいて本発明の実施例を詳細に説明する。
第８図は本発明の実施例を示すもので図に示す如く第１
配線層１２に設けられた第１配線２０及び第２配線層１
６に設けられた第２配線２２の配線巾をスルーホールコ
ンタクト部１８より小さくし、交差部３２（第６図）の
面積を小さくし交差部容量Ｃ３を小さくするものである
。この場合８ｐｓｉ／ｃｍの画素密度を考えて第１配線
２０及び第２配線２２の配線巾をとも（５０μｍ程度と
すると前述した従来例に比べて交差部容３１ Ｃｓを約
１／４程度に減少させることができこれにともなってＣ
１Ｎも減少しフォトセンサの出力誤差金低減し得る。
配線層１２に設けられた第１配線２０及び第２配線層１
６に設けられた第２配線２２の配線巾をスルーホールコ
ンタクト部１８より小さくし、交差部３２（第６図）の
面積を小さくし交差部容量Ｃ３を小さくするものである
。この場合８ｐｓｉ／ｃｍの画素密度を考えて第１配線
２０及び第２配線２２の配線巾をとも（５０μｍ程度と
すると前述した従来例に比べて交差部容３１ Ｃｓを約
１／４程度に減少させることができこれにともなってＣ
１Ｎも減少しフォトセンサの出力誤差金低減し得る。
以上説明した如く本発明によれば光電変換装置のマ）
ＩＪソックス線部の出力誤差を低減させることができる
ので、光電変換読取装置の読取り精度向上及び読取速度
の向上を果たすことができる。
ＩＪソックス線部の出力誤差を低減させることができる
ので、光電変換読取装置の読取り精度向上及び読取速度
の向上を果たすことができる。
第１図は光電変換装置の概略回路図、第２図及び第３図
は夫々マ） ＩＪソックス線板の断面図及び構成図、第
４図はマ） ＩＪソックス路部の等価回路図、第５図は
第４図中の任意のビットに対する近似的等価回路図、第
６図は第１配線層と第２配線層の交差部の拡大図、第７
図は出力誤差と入力容量の関係を示すグラフ、第８図は
本発明の実施例に係る第１配線層と第２配線層の交差部
の拡大図である。 図において ９・・・マトリックス配線板、１０・・・基板、１２・
・・第１配線層、１４・・・絶縁層、１６・・・第２配
線層１．１８・・・スルーホールコンタクト部、２０・
・・第１配線、２２・・・第２配線 である。 第１図 第６図 第 ７ 図 ＋０ ２０ ３０ ４０ ５０ ω ＣＩＮ （ＰＦ） 第８図
は夫々マ） ＩＪソックス線板の断面図及び構成図、第
４図はマ） ＩＪソックス路部の等価回路図、第５図は
第４図中の任意のビットに対する近似的等価回路図、第
６図は第１配線層と第２配線層の交差部の拡大図、第７
図は出力誤差と入力容量の関係を示すグラフ、第８図は
本発明の実施例に係る第１配線層と第２配線層の交差部
の拡大図である。 図において ９・・・マトリックス配線板、１０・・・基板、１２・
・・第１配線層、１４・・・絶縁層、１６・・・第２配
線層１．１８・・・スルーホールコンタクト部、２０・
・・第１配線、２２・・・第２配線 である。 第１図 第６図 第 ７ 図 ＋０ ２０ ３０ ４０ ５０ ω ＣＩＮ （ＰＦ） 第８図
Claims (1)
- （１） 絶縁層を介して積層された配線層と、該配線層
どうしを電気的に導通させるスルーホールコンタクト部
とを有するマトリックス配線板において；前記配線層の
配線幅が前記スルーホールコンタクト部よりも小さいこ
とを特徴とするマトリックス配線板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035951A JPS60182182A (ja) | 1984-02-29 | 1984-02-29 | マトリツクス配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035951A JPS60182182A (ja) | 1984-02-29 | 1984-02-29 | マトリツクス配線板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182182A true JPS60182182A (ja) | 1985-09-17 |
Family
ID=12456282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035951A Pending JPS60182182A (ja) | 1984-02-29 | 1984-02-29 | マトリツクス配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182182A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4912950A (ja) * | 1972-05-18 | 1974-02-04 |
-
1984
- 1984-02-29 JP JP59035951A patent/JPS60182182A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4912950A (ja) * | 1972-05-18 | 1974-02-04 |
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