JPS60182598A - メモリ・リフレツシユ・システム - Google Patents
メモリ・リフレツシユ・システムInfo
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- JPS60182598A JPS60182598A JP59250670A JP25067084A JPS60182598A JP S60182598 A JPS60182598 A JP S60182598A JP 59250670 A JP59250670 A JP 59250670A JP 25067084 A JP25067084 A JP 25067084A JP S60182598 A JPS60182598 A JP S60182598A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Bidet-Like Cleaning Device And Other Flush Toilet Accessories (AREA)
- Superstructure Of Vehicle (AREA)
- Air Bags (AREA)
- Control Of Eletrric Generators (AREA)
- Transmitters (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミックメモリのリフレッシュを行’ｌ
フｃメのメモリリフレッシュシステムに関する。
フｃメのメモリリフレッシュシステムに関する。
今日のプロセツザシステム（特にマイクロコンピュータ
）で用いられるダイナミックランダムアクセスメモリ（
ＤＲＡＭ）はセルの電荷の状態によってデータを記憶す
る。これらのセルは列駆動線および行駆動線を備えたマ
トリックスで構成され、初めに行アドレスおよび行アド
レススＩ・ローブ（ＲＡＳ）信号を印加し、次に列アド
レスおよび列アドレスストローブ（ＣＡＳ）信号を印加
することによって、個々のセルが選択される。１つの行
がアドレス指定されるたびに一読取りまたはＡ込み）、
その行のところの全てのセルがリフレッシュされる。と
ころでＤＲＡＭは、最大、数ミリ秒のリフレッシュタイ
ムを有し、その間に全てのセルは必ずリフレッシュされ
なければならない。
）で用いられるダイナミックランダムアクセスメモリ（
ＤＲＡＭ）はセルの電荷の状態によってデータを記憶す
る。これらのセルは列駆動線および行駆動線を備えたマ
トリックスで構成され、初めに行アドレスおよび行アド
レススＩ・ローブ（ＲＡＳ）信号を印加し、次に列アド
レスおよび列アドレスストローブ（ＣＡＳ）信号を印加
することによって、個々のセルが選択される。１つの行
がアドレス指定されるたびに一読取りまたはＡ込み）、
その行のところの全てのセルがリフレッシュされる。と
ころでＤＲＡＭは、最大、数ミリ秒のリフレッシュタイ
ムを有し、その間に全てのセルは必ずリフレッシュされ
なければならない。
通常のオペレーションの処理においては、メモリの大部
分は、その間、アクセスされないこともある。したがっ
て最大のリフレッシュタイツ・の範囲内でメモリの全て
の行が確実にアクセスされるような構成が必要である。
分は、その間、アクセスされないこともある。したがっ
て最大のリフレッシュタイツ・の範囲内でメモリの全て
の行が確実にアクセスされるような構成が必要である。
モトローラ社のＭＣＭ６６６４メモリチツプのよ５プよ
メモリシステムでｔｄ、そのヂノズがメモリリフレッシ
ュ用の行アドレスを連続的に供給するカウンタを含む。
メモリシステムでｔｄ、そのヂノズがメモリリフレッシ
ュ用の行アドレスを連続的に供給するカウンタを含む。
そうしたシステムでは、各々のメモリオペレーションは
読取りサイクル、書込みサイクル、およびリフレッシュ
サイクルを有し、最後のリフレッシュサイクルにおいて
カウント値によって行アドレスが定義される。こうした
システムには、最大のリフレッシュタイムの範囲内で全
てのセルをリフレッシュするのに要するリフレッシュサ
イクル数よりも多（のリフレッシュサイクルを遂行する
という欠点がある。
読取りサイクル、書込みサイクル、およびリフレッシュ
サイクルを有し、最後のリフレッシュサイクルにおいて
カウント値によって行アドレスが定義される。こうした
システムには、最大のリフレッシュタイムの範囲内で全
てのセルをリフレッシュするのに要するリフレッシュサ
イクル数よりも多（のリフレッシュサイクルを遂行する
という欠点がある。
１１３Ｍパーソナルコンピュータにおいては、メモリリ
フレッシュはプログラム可能なりＭＡ（直接メモリアク
セス）ユニットの制御の下で行われる。ＤＭＡユニット
によりメモリと外部装置との間で直接データの転送がで
きるのでシステムの性能は向上する。１つのチャネルは
メモＩＪ ＩＪフレッシュ用として使用され、行アドレ
スカウントを連続的に供給するようにプログラムされる
。ＤＭＡユニットはリフレッシュタイマの出力に応答し
て、主プロセツサ（インテル社の８０８８ ）に”否読
取り゛状態を強制することによってシステムの制御権を
獲得し、システムバス制御ラインに接続する。こうして
ＤＭＡユニットはメモリの行をリフレッシュするようグ
ログラムされた行アドレスを供給することができる。こ
の機械においてはリフレッシュのオーバーヘッド、すな
わち、全処理時間に対するリフレッシュに用いられる時
間の比率はおよそ７条である。
フレッシュはプログラム可能なりＭＡ（直接メモリアク
セス）ユニットの制御の下で行われる。ＤＭＡユニット
によりメモリと外部装置との間で直接データの転送がで
きるのでシステムの性能は向上する。１つのチャネルは
メモＩＪ ＩＪフレッシュ用として使用され、行アドレ
スカウントを連続的に供給するようにプログラムされる
。ＤＭＡユニットはリフレッシュタイマの出力に応答し
て、主プロセツサ（インテル社の８０８８ ）に”否読
取り゛状態を強制することによってシステムの制御権を
獲得し、システムバス制御ラインに接続する。こうして
ＤＭＡユニットはメモリの行をリフレッシュするようグ
ログラムされた行アドレスを供給することができる。こ
の機械においてはリフレッシュのオーバーヘッド、すな
わち、全処理時間に対するリフレッシュに用いられる時
間の比率はおよそ７条である。
本発明は、前述のようにＩＢＭ ＰＣで用（・もれる直
接制御構成ではなく、保留要求／肯定応答初期接続手順
シーダンスによってＤＭＡがプロセッサの制御権を獲得
するようなシステムにおいて、ＤＲＡＭをリフレッシュ
しなり゛ればならな見・と〜・５要請から生ずるもので
ある。インテル社の８０２８６マイクロプロセツサは／
くス保留要求入力および保留肯定応答出力な有する。保
留要求入力によって、他の装置がローカルバスの制御権
を要求することができる。マイクロプロセッサがこれを
許可するときは、マイクロプロセッサは自身の）（スド
ライバを高インピーダンス（乙状態オフ）にした後、保
留肯定応答出力を活動化する。要求装置が保留要求信号
を非活動化するまでは、ローカルバスの制御権はその装
置に与えられている。
接制御構成ではなく、保留要求／肯定応答初期接続手順
シーダンスによってＤＭＡがプロセッサの制御権を獲得
するようなシステムにおいて、ＤＲＡＭをリフレッシュ
しなり゛ればならな見・と〜・５要請から生ずるもので
ある。インテル社の８０２８６マイクロプロセツサは／
くス保留要求入力および保留肯定応答出力な有する。保
留要求入力によって、他の装置がローカルバスの制御権
を要求することができる。マイクロプロセッサがこれを
許可するときは、マイクロプロセッサは自身の）（スド
ライバを高インピーダンス（乙状態オフ）にした後、保
留肯定応答出力を活動化する。要求装置が保留要求信号
を非活動化するまでは、ローカルバスの制御権はその装
置に与えられている。
ＤＭＡ′？：用いてメモリをリフレッシュし、かつ、Ｄ
ＭＡが主プロセツサの２倍のサイクルタイムで作動スる
場合、リフレッシュのオーツ（−ヘッドは１２φにも達
する。
ＭＡが主プロセツサの２倍のサイクルタイムで作動スる
場合、リフレッシュのオーツ（−ヘッドは１２φにも達
する。
以上説明したように、従来技術はリフレッシュのオーバ
ーヘッドが太きいと見・５問題がある。
ーヘッドが太きいと見・５問題がある。
したがって本発明の目的はリフレッシュのオーバーヘラ
ドラ減じたメモリフレッシュンステムを提供することに
ある。
ドラ減じたメモリフレッシュンステムを提供することに
ある。
本発明は、保留要求信号に対応してローカルレノくスの
制御権を放棄し保留肯定応答信号を発生するようなプロ
セッサを含むデータ処理システムにおけるダイナミック
ランダムアクセスメモリのだめのメモリ・リフレッシュ
・システムであって、下記の手段を有することを特徴と
する。
制御権を放棄し保留肯定応答信号を発生するようなプロ
セッサを含むデータ処理システムにおけるダイナミック
ランダムアクセスメモリのだめのメモリ・リフレッシュ
・システムであって、下記の手段を有することを特徴と
する。
（ａ）・リフレッシュタイマ回路からの周期的な信号に
応答してプロセッサのだめの保留要求信号を発生ずる第
１の論１４ｐ手段。
応答してプロセッサのだめの保留要求信号を発生ずる第
１の論１４ｐ手段。
（１））プロセッサからの保留肯定応答信号に応答して
リフレッシュ制御信号を発生する第２の論理手段。
リフレッシュ制御信号を発生する第２の論理手段。
（ｃ） ＩＪフ１／ツシュ制御信号に応答してメモリ行
アクセスケ制御するりフレッシュ信号を供給する第６の
論理手段。
アクセスケ制御するりフレッシュ信号を供給する第６の
論理手段。
（ｄ） 各リフレッシュ制御信号に応答して１ずつ増分
されるカウンタ回路。
されるカウンタ回路。
（ｅ）各リフレッシュ制御信号に応答して、メモリ行ア
ドレスを表わすカウンタ回路のカウント値を５メモリに
伝えるだめの第１のゲート信号を発生し、その後、メモ
リ読取り信号な生せしめる第２のゲート信号を発生する
シーケンス回路。
ドレスを表わすカウンタ回路のカウント値を５メモリに
伝えるだめの第１のゲート信号を発生し、その後、メモ
リ読取り信号な生せしめる第２のゲート信号を発生する
シーケンス回路。
第１図は本発明を利用したマイクロコンピュータのメモ
リアドレス指定システムを簡略的に示すブロック図であ
る。プロセッサ１はアドレス出力ＡＤないしＡ、 ２３
、ＨＬ Ｄ Ａ （保留肯定応答）出力、ＣＬ Ｋ （
クロック）入力、およびＨＩえＱ（イ呆留要求）入力を
含む。マイクロプロセツサ１はインテル社の８０２８６
でもよい。８０２８．６の残り４１個の接続は本発明に
は関係がなし・ので図では省略しである。ＨＲＱ入力お
よびＨＬ Ｄ Ａ出力で８０２８６のローカルバスの所
有権を制御する。７ＨＲＱ入力により、他の装置はこの
ローカルバスの制御権を要求することができる。８０２
８６がこれを許可すると、８０２８６は自身のバスドラ
イバをオフ状態（高インピーダンス状態９にしてＨＬ
Ｄ Ａ出力を活動化する。こうし７てバスの保留が肯定
応答された状態に入る。ＨＲＱ入力が非活動化されるま
では、ローカルバスは要求装置に許可されたままである
。ＨＲＱ入力が非活動化されると、８０２８６はＨＬＤ
Ａ出力を非活！助化してローカルバスの制御権を再び獲
得する。ＨＲＱ入力およびＨＬ Ｄ Ａ出力はいずれも
／・イレベルが活動状態である。プロセッサ１のアドレ
ス出力のＡＯないしＡ１５は、ＤＲＡＭ３をアドレス指
定する／こめにアドレスユニット２へ供給される。アド
レスユニット ス人）Ｊイぐ多中化し７て、２つの８ビットσつ出ブＪ
ＡＯないしＡＶを連に４Ｃ的に供給することである。第
１の８ヒツト出力（はアドレス入力ＡＤな（・しＡ ７
Ｋ対しＩＳするものであり、これは行アドレスを提供
するためにＩ） Ｉ’ｊ Ａ Ｍ ３へ印加される。第
２σ）８ビット出力はアドレス人力Ａ８ないしＡ１５に
対応するものであり、これは列アドレスを提供する／と
めにＤＩえＡ Ｍ ３へ印加される。Ｄ Ｒ Ａ Ｍ
３は行アｌー’レスストローフ（ＲＡＳ）入力および列
アドレススｌーローブ（ ＣＡＳ ）入力を有する。Ｄ
Ｒ Ａ Ｍろし口ｔＡｓ信号およびＣＡＳ信号を連ξ
ツコ的に受け取１２）゛て、前記第１および第２のアド
レスを行アｌー’レスオ、）よび列アドレスとしてそれ
ぞれＩｆｊイ胚りする。
リアドレス指定システムを簡略的に示すブロック図であ
る。プロセッサ１はアドレス出力ＡＤないしＡ、 ２３
、ＨＬ Ｄ Ａ （保留肯定応答）出力、ＣＬ Ｋ （
クロック）入力、およびＨＩえＱ（イ呆留要求）入力を
含む。マイクロプロセツサ１はインテル社の８０２８６
でもよい。８０２８．６の残り４１個の接続は本発明に
は関係がなし・ので図では省略しである。ＨＲＱ入力お
よびＨＬ Ｄ Ａ出力で８０２８６のローカルバスの所
有権を制御する。７ＨＲＱ入力により、他の装置はこの
ローカルバスの制御権を要求することができる。８０２
８６がこれを許可すると、８０２８６は自身のバスドラ
イバをオフ状態（高インピーダンス状態９にしてＨＬ
Ｄ Ａ出力を活動化する。こうし７てバスの保留が肯定
応答された状態に入る。ＨＲＱ入力が非活動化されるま
では、ローカルバスは要求装置に許可されたままである
。ＨＲＱ入力が非活動化されると、８０２８６はＨＬＤ
Ａ出力を非活！助化してローカルバスの制御権を再び獲
得する。ＨＲＱ入力およびＨＬ Ｄ Ａ出力はいずれも
／・イレベルが活動状態である。プロセッサ１のアドレ
ス出力のＡＯないしＡ１５は、ＤＲＡＭ３をアドレス指
定する／こめにアドレスユニット２へ供給される。アド
レスユニット ス人）Ｊイぐ多中化し７て、２つの８ビットσつ出ブＪ
ＡＯないしＡＶを連に４Ｃ的に供給することである。第
１の８ヒツト出力（はアドレス入力ＡＤな（・しＡ ７
Ｋ対しＩＳするものであり、これは行アドレスを提供
するためにＩ） Ｉ’ｊ Ａ Ｍ ３へ印加される。第
２σ）８ビット出力はアドレス人力Ａ８ないしＡ１５に
対応するものであり、これは列アドレスを提供する／と
めにＤＩえＡ Ｍ ３へ印加される。Ｄ Ｒ Ａ Ｍ
３は行アｌー’レスストローフ（ＲＡＳ）入力および列
アドレススｌーローブ（ ＣＡＳ ）入力を有する。Ｄ
Ｒ Ａ Ｍろし口ｔＡｓ信号およびＣＡＳ信号を連ξ
ツコ的に受け取１２）゛て、前記第１および第２のアド
レスを行アｌー’レスオ、）よび列アドレスとしてそれ
ぞれＩｆｊイ胚りする。
ＤＲＡＭ３は多数のノくンクケ有する。各々σ）ノ＜ン
クは８つのチップを含み、６４にノくイｌーケ記憶する
。１つのチップは２５６Ｘ２５６ｘｌビツト、−ζなわ
ち６ ４ Ｋビットの容量を有する。１つσ）ノ＜ンク
内のチッソにはＲ Ａ Ｓ入力ラインおよびＣＡＳ入カ
シカライン通して接続される。たとえ（・ｆ４つのＲＡ
Ｓ入力と２つのＣＡＳ入力の場合は、ＤＲＡＭ３におい
て最７％８つまでの）くンクをアク−ヒスすることがで
きる。したがって合計の容量は５ＵＯ Ｋバイトである
。
クは８つのチップを含み、６４にノくイｌーケ記憶する
。１つのチップは２５６Ｘ２５６ｘｌビツト、−ζなわ
ち６ ４ Ｋビットの容量を有する。１つσ）ノ＜ンク
内のチッソにはＲ Ａ Ｓ入力ラインおよびＣＡＳ入カ
シカライン通して接続される。たとえ（・ｆ４つのＲＡ
Ｓ入力と２つのＣＡＳ入力の場合は、ＤＲＡＭ３におい
て最７％８つまでの）くンクをアク−ヒスすることがで
きる。したがって合計の容量は５ＵＯ Ｋバイトである
。
ＤＲＡＭろへのＲＡＳ入力およびＣＡＳ入力はメモリコ
ントローラ４によって選択される。メモリコントローラ
４はプロセッサ１のアドレス出ツノＡ１７ないしＡ２３
から出力されるアドレス信−号に応答［−てＲ Ａ Ｓ
出力およびＣＡＳ出力を選択するＲ Ｏ Ｍを含む。メ
モリコントローラ４は他にも出力を有する（たとえばシ
ステム制御メモ９選４Ｒ出力）が、簡単のため省略し，
である。メモリコントローラ４（は、他に、リフレッシ
ュ入力を有する。
ントローラ４によって選択される。メモリコントローラ
４はプロセッサ１のアドレス出ツノＡ１７ないしＡ２３
から出力されるアドレス信−号に応答［−てＲ Ａ Ｓ
出力およびＣＡＳ出力を選択するＲ Ｏ Ｍを含む。メ
モリコントローラ４は他にも出力を有する（たとえばシ
ステム制御メモ９選４Ｒ出力）が、簡単のため省略し，
である。メモリコントローラ４（は、他に、リフレッシ
ュ入力を有する。
リフレッシュ入力を用いて全てのＲ Ａ Ｓ出力’＆
ＰＩ時に活動化する。
ＰＩ時に活動化する。
メモリリフレッシュユニツＩー５ｆ４アドレス出力ＡＯ
ブエいしＡ７、リフレッシュ出ブハおよびＩ ＲＱ出力
を含む。アドレス出力ＡＤなし・しＡ７は、ＤＲＡＭ３
へ直接に供給され、リフレソ゛ンユ出力はメモリコント
ローラ４へ接続され、ＩＲＱ出力はプロセッサ１へ接続
される。メモリリフレッシュユニット５はプロセッサ１
からＨＬ Ｄ Ａ信号を受け取り、タイマ６かもタイミ
ング信号を受け取る。タイマ６はクロック７からの信号
に応答してタイミング信号を発生する。
ブエいしＡ７、リフレッシュ出ブハおよびＩ ＲＱ出力
を含む。アドレス出力ＡＤなし・しＡ７は、ＤＲＡＭ３
へ直接に供給され、リフレソ゛ンユ出力はメモリコント
ローラ４へ接続され、ＩＲＱ出力はプロセッサ１へ接続
される。メモリリフレッシュユニット５はプロセッサ１
からＨＬ Ｄ Ａ信号を受け取り、タイマ６かもタイミ
ング信号を受け取る。タイマ６はクロック７からの信号
に応答してタイミング信号を発生する。
第２図を参照して以下にメモリフレッシュユニット５の
特定のオペレーションについて説明する。
特定のオペレーションについて説明する。
初めにこれを要約しておく。メモリリフレッシュユニッ
ト５はタイマ６かものタイミング信号に応答してＨ，Ｒ
Ｑ出力を進行させる。プロセッサ１がＩ ＲＱ信号を受
諾すると、プロセッサ１はバス保留状態に入って、ＨＬ
ＤＡ信号をメモＩＪ ＩＪフレア シュユニッｌ−５に
送７＋。メモリリフレッシユユニソ）５ＨＨＬＤＡ信号
に応答してメモリコントローラ４にリフレッシュ信号を
送ることによりメモリコントローラ４の全てのＲＡＳ出
力を活動化させると共に、ＤＲＡＭ３に単一の行アドレ
ス信号を送ってそのアドレスに関連する、各バンクのチ
ップの全てのセルをリフレッシュする。メモリリフレッ
シュ５はそれからＨＲＱ出力を非活動化して、プロセッ
サ１のシステムバス制御権の獲得を許可する。メモリリ
フレッシュユニット５は、タイミング信号を受け取るた
びに、自身のカウンタを１だけ増分することによりアド
レス出力ＡＯないしＡ７のところに新しいアドレスを発
生する。
ト５はタイマ６かものタイミング信号に応答してＨ，Ｒ
Ｑ出力を進行させる。プロセッサ１がＩ ＲＱ信号を受
諾すると、プロセッサ１はバス保留状態に入って、ＨＬ
ＤＡ信号をメモＩＪ ＩＪフレア シュユニッｌ−５に
送７＋。メモリリフレッシユユニソ）５ＨＨＬＤＡ信号
に応答してメモリコントローラ４にリフレッシュ信号を
送ることによりメモリコントローラ４の全てのＲＡＳ出
力を活動化させると共に、ＤＲＡＭ３に単一の行アドレ
ス信号を送ってそのアドレスに関連する、各バンクのチ
ップの全てのセルをリフレッシュする。メモリリフレッ
シュ５はそれからＨＲＱ出力を非活動化して、プロセッ
サ１のシステムバス制御権の獲得を許可する。メモリリ
フレッシュユニット５は、タイミング信号を受け取るた
びに、自身のカウンタを１だけ増分することによりアド
レス出力ＡＯないしＡ７のところに新しいアドレスを発
生する。
こうしてカウンタの出力は０がも２５５まで増分され、
その結果、リフレッシュオペレーションが完成するまで
メモリの各行が順次アドレス指定される。
その結果、リフレッシュオペレーションが完成するまで
メモリの各行が順次アドレス指定される。
第２図は第１図のメモリリフレッシュユニット５の詳細
を示す図である。メモＩＪ ＩＪフレッシュユニット５
は６つのクロック入力を有する。第１のクロック入力は
タイマ６がものタイミング信号を受り取る。このタイミ
ング信号は１５マイクロ秒ごとに発生されこれによりリ
フレッシュオペレーションが開始される。第２のクロッ
ク入力はクロック７からの８ＭＨｚのクロック信号を受
け取る。
を示す図である。メモＩＪ ＩＪフレッシュユニット５
は６つのクロック入力を有する。第１のクロック入力は
タイマ６がものタイミング信号を受り取る。このタイミ
ング信号は１５マイクロ秒ごとに発生されこれによりリ
フレッシュオペレーションが開始される。第２のクロッ
ク入力はクロック７からの８ＭＨｚのクロック信号を受
け取る。
このクロック信号はシステムクロック信号である。
第６のクロック入力はクロック７がらの４ Ｍ Ｈのク
ロック信号を受け取る。この４ Ｍ Ｈｚ、クロックイ
譜弓によりプログラム可能なＩ） Ｍ Ａコントローラ
（図示せず）も駆動される。前にも述べたように、ＤＲ
ＡＭ３と■１０装置（システムに接続され／こもの；た
だし図示せず）との間の直接的なデータ転送を制御する
のにＶ通常、このＤＭＡコントローラが使用される。通
常はＤＭＡコントローラがプロセッサ１に保留要求（Ｉ
ＲＱ）信号を発生して初期手続手順シーケンスを開始さ
せ、プロセッサ１からの保留肯定応答（ＨＬＤＡ ）信
号によりバスの制御権を獲得する。ＤＭＡコントローラ
からの保留要求信号は、ランチされた後、ラッチされた
保留要求（ＬＨＲＱ）信号として第２図に示すユニット
に入る。ＬＨＲＱ信号（ハイレベルが活動状態）はＡＮ
Ｄゲート１００反転入力に印加される。ＡＮＤゲーグー
１０のもう一方の入力であるフリップフロップ１１かも
のＱ出力がハイレベルのとき、ＡＮＤゲート１０の出力
はハイレベルカラローレベルになる。このローレベルの
出力Ｈ１ＡＮＤゲート１２かものハイレベル出力がない
とぎに、ＯＲゲート１６を介してハイレベルのＨＲＱ信
号をプロセッサ１に供給する。以」二のようにして、Ｄ
ＭＡコントローラからのＬ ］（ＲＱ信号はＡ’Ｎ Ｄ
ゲート１０およびＯＲゲート１５を介してプロセッサ１
に直接に送られる。対応するＨ Ｌ Ｄ Ａ信号はＡＮ
Ｄゲート１２を介してラッチされる。
ロック信号を受け取る。この４ Ｍ Ｈｚ、クロックイ
譜弓によりプログラム可能なＩ） Ｍ Ａコントローラ
（図示せず）も駆動される。前にも述べたように、ＤＲ
ＡＭ３と■１０装置（システムに接続され／こもの；た
だし図示せず）との間の直接的なデータ転送を制御する
のにＶ通常、このＤＭＡコントローラが使用される。通
常はＤＭＡコントローラがプロセッサ１に保留要求（Ｉ
ＲＱ）信号を発生して初期手続手順シーケンスを開始さ
せ、プロセッサ１からの保留肯定応答（ＨＬＤＡ ）信
号によりバスの制御権を獲得する。ＤＭＡコントローラ
からの保留要求信号は、ランチされた後、ラッチされた
保留要求（ＬＨＲＱ）信号として第２図に示すユニット
に入る。ＬＨＲＱ信号（ハイレベルが活動状態）はＡＮ
Ｄゲート１００反転入力に印加される。ＡＮＤゲーグー
１０のもう一方の入力であるフリップフロップ１１かも
のＱ出力がハイレベルのとき、ＡＮＤゲート１０の出力
はハイレベルカラローレベルになる。このローレベルの
出力Ｈ１ＡＮＤゲート１２かものハイレベル出力がない
とぎに、ＯＲゲート１６を介してハイレベルのＨＲＱ信
号をプロセッサ１に供給する。以」二のようにして、Ｄ
ＭＡコントローラからのＬ ］（ＲＱ信号はＡ’Ｎ Ｄ
ゲート１０およびＯＲゲート１５を介してプロセッサ１
に直接に送られる。対応するＨ Ｌ Ｄ Ａ信号はＡＮ
Ｄゲート１２を介してラッチされる。
ＨＲＱ信号はフリップフロップ１１の出力に応答して選
択的に発生される。フリップフロップ１１はフリップフ
ロップ１４のＱ出力によって駆動される。前述のように
、タイマ６は１５マイクロ秒ごとにタイミング信号を供
給する。このタイミング信号はフリップフロップ１４に
供給されＤ入力（常にハイレベル）をＱ出力にクロック
する。
択的に発生される。フリップフロップ１１はフリップフ
ロップ１４のＱ出力によって駆動される。前述のように
、タイマ６は１５マイクロ秒ごとにタイミング信号を供
給する。このタイミング信号はフリップフロップ１４に
供給されＤ入力（常にハイレベル）をＱ出力にクロック
する。
フリップフロップ１４のＱ出力はフリップフロップ１１
のＤ入力に直接に接続され、４ＭＨｚ クロック信号が
初めにハイレベルに遷移したときに、フリップフロップ
１１のＱ出力へ転送される。この４ＭＨｚクロック信号
はＤＭＡコントローラを駆動する４ Ｍ Ｈｚクロック
信号を反転したものであるだめ、ＤＭＡコン）ｏ−ラか
らのＬ ＨＲＱ信−弓−、フリップフロップ１１のクロ
ラギングとは絶対に一致しＡＣい。Ｄ入力がＱ出力ヘク
ロツクされると、Ｑ出力がローレベルになる。こうして
ＡＮＤゲート１０およびＯＲゲート１３によってハイレ
ベルのＩ ＲＱ信号が発生される。フリップフロップ１
１のハイレベルのＱ出力がフリップフロップ１５のＤ入
力に印加される。フリップフロップ１５は、８ＭＨｚの
システムクロック信号が初めにハイレベルに遷移したと
きに、Ｑ出力なハイレベルにする。フリップフロップ１
５のＱ出力、ＨＬ Ｄ Ａ信号、およびＨＲＱ信号が共
にノ・イレベルのときＡＮＤゲート１６が付勢されて、
ＡＮＤゲ−）１６がローレベルの一すフレッシュ’ｌＦ
’５ （フィン１７ ）ｖ供給する。ローレベルの一リ
フレッシュ信号はインバータ１８で反転されハイレベル
のリフレッシュ信号を供給する。このハイレベルのリフ
レッシュ信号でＲＡＳ信号を発生させる。
のＤ入力に直接に接続され、４ＭＨｚ クロック信号が
初めにハイレベルに遷移したときに、フリップフロップ
１１のＱ出力へ転送される。この４ＭＨｚクロック信号
はＤＭＡコントローラを駆動する４ Ｍ Ｈｚクロック
信号を反転したものであるだめ、ＤＭＡコン）ｏ−ラか
らのＬ ＨＲＱ信−弓−、フリップフロップ１１のクロ
ラギングとは絶対に一致しＡＣい。Ｄ入力がＱ出力ヘク
ロツクされると、Ｑ出力がローレベルになる。こうして
ＡＮＤゲート１０およびＯＲゲート１３によってハイレ
ベルのＩ ＲＱ信号が発生される。フリップフロップ１
１のハイレベルのＱ出力がフリップフロップ１５のＤ入
力に印加される。フリップフロップ１５は、８ＭＨｚの
システムクロック信号が初めにハイレベルに遷移したと
きに、Ｑ出力なハイレベルにする。フリップフロップ１
５のＱ出力、ＨＬ Ｄ Ａ信号、およびＨＲＱ信号が共
にノ・イレベルのときＡＮＤゲート１６が付勢されて、
ＡＮＤゲ−）１６がローレベルの一すフレッシュ’ｌＦ
’５ （フィン１７ ）ｖ供給する。ローレベルの一リ
フレッシュ信号はインバータ１８で反転されハイレベル
のリフレッシュ信号を供給する。このハイレベルのリフ
レッシュ信号でＲＡＳ信号を発生させる。
−リフレッシュ信号（ライン１７）は２つの回路ケ活動
化する。１つはカウンタ／レジスタ回路１９、もう１つ
はＡＮＤゲーグー２０，２ｉおよび多重フリップフロッ
プ２２を含むシーケンザ回路である。カウンタ／レジス
タ回路１９はテキサスインスト１２７７２社の５Ｎ５４
Ｃ８５９０クイプでもよい。５Ｎ５４Ｃ８５９０は８ビ
ツト２進カウンクおよび８ピツトレジスタを有する。８
ビツトレジスタのバスは出力ＱＡないしＱＨを同時に出
力する。別々のクロック人力ＲＣＫおよびＣＣＫはカウ
ンタおよびレジスタにそれぞれ与えられるものである。
化する。１つはカウンタ／レジスタ回路１９、もう１つ
はＡＮＤゲーグー２０，２ｉおよび多重フリップフロッ
プ２２を含むシーケンザ回路である。カウンタ／レジス
タ回路１９はテキサスインスト１２７７２社の５Ｎ５４
Ｃ８５９０クイプでもよい。５Ｎ５４Ｃ８５９０は８ビ
ツト２進カウンクおよび８ピツトレジスタを有する。８
ビツトレジスタのバスは出力ＱＡないしＱＨを同時に出
力する。別々のクロック人力ＲＣＫおよびＣＣＫはカウ
ンタおよびレジスタにそれぞれ与えられるものである。
第２図に示すようにＲＣＫ入力およびＣＣＫ入力が一緒
に接続される場合はカウンタの状態はレジスタよりも常
に１つ先を行（。７”−ト入力（ローレベルが活動状態
）は出力ＱＡないしＱ Ｈにレジスタの内容をゲートし
てアドレス出力ＡＯないし八７を供給する。したがって
、−リフレッシュ信号（ライン１７）があるたびにカウ
ンタが１だけクロックされ、ゲート信号（ライン２３）
があるたびにアドレス出力が供給される。
に接続される場合はカウンタの状態はレジスタよりも常
に１つ先を行（。７”−ト入力（ローレベルが活動状態
）は出力ＱＡないしＱ Ｈにレジスタの内容をゲートし
てアドレス出力ＡＯないし八７を供給する。したがって
、−リフレッシュ信号（ライン１７）があるたびにカウ
ンタが１だけクロックされ、ゲート信号（ライン２３）
があるたびにアドレス出力が供給される。
これらのアドレス出力はＯかも２５５までのカラシト値
を順次供給する。カウント値は一巡するとＯに戻る３、
これらのアドレス出力のタイミングは第６図の”システ
ムアドレス５ＡＤ−７−“のどころに示す。
を順次供給する。カウント値は一巡するとＯに戻る３、
これらのアドレス出力のタイミングは第６図の”システ
ムアドレス５ＡＤ−７−“のどころに示す。
多重フリップフロップ゛２１ｊ：、−１Ｊフレッシュ信
号の発生前に、出力Ｑ１ないしＱ４のところにローレベ
ルの出力を供給する（したがって出力Ｑ１ないしＱ３の
ところはハイレベルの出力が供給゛される）。多年ノリ
ツブフロップ２２のＱ６出力からＡＮＤり−−１−２０
の一方に供給される信号はローレベルである。こうして
ライン１７を介する一リフレッシュ信号はＡＮＤケ−１
・２０を通って多重フリップフロップ２２のＤ１人力に
ハイレベルの信号が供給される。８ＭＨｚクロック信号
が次にローレベルに遷移すると、Ｄ１人力のハイレベル
（８号がＱ１出力に転送されてＱ１出力がローレベルに
なる。Ｑ１出力のローレベルの信号（ゲ丁１・信−３）
はカウンタ／レジスタ回路１９をＭ！して、これにより
、レジスタに記憶されている現カウント値がアドレス出
力ＡＯないしＡ７に供給される。多重ノリツブフロップ
２２のＱ１出力とＤ２が接続されているので、８ＭＨｚ
クロック信号が次にローレベルに遷移すると、Ｑ１出力
のところのハイレベル信号がＱ２出力に転送され、Ｑ２
出力がローレベルになる。Ｑ２出力はドライバ２４をゲ
ートして−メモリ読取り信号を発生ずる。
号の発生前に、出力Ｑ１ないしＱ４のところにローレベ
ルの出力を供給する（したがって出力Ｑ１ないしＱ３の
ところはハイレベルの出力が供給゛される）。多年ノリ
ツブフロップ２２のＱ６出力からＡＮＤり−−１−２０
の一方に供給される信号はローレベルである。こうして
ライン１７を介する一リフレッシュ信号はＡＮＤケ−１
・２０を通って多重フリップフロップ２２のＤ１人力に
ハイレベルの信号が供給される。８ＭＨｚクロック信号
が次にローレベルに遷移すると、Ｄ１人力のハイレベル
（８号がＱ１出力に転送されてＱ１出力がローレベルに
なる。Ｑ１出力のローレベルの信号（ゲ丁１・信−３）
はカウンタ／レジスタ回路１９をＭ！して、これにより
、レジスタに記憶されている現カウント値がアドレス出
力ＡＯないしＡ７に供給される。多重ノリツブフロップ
２２のＱ１出力とＤ２が接続されているので、８ＭＨｚ
クロック信号が次にローレベルに遷移すると、Ｑ１出力
のところのハイレベル信号がＱ２出力に転送され、Ｑ２
出力がローレベルになる。Ｑ２出力はドライバ２４をゲ
ートして−メモリ読取り信号を発生ずる。
−メモリ読取り信号のタイミングは第６図に示す。
−メモリ読取り信号はメモリの読取りザイクルを制御し
、バスコントローラからの通常のメモリ読取り信号の代
わりとなる。以上のようにし７て、カウンタ／レジスタ
回路１９の発生するアドレスで定義される、各メモリブ
ロックの行がアクセスされ、リフレッシユサレル。
、バスコントローラからの通常のメモリ読取り信号の代
わりとなる。以上のようにし７て、カウンタ／レジスタ
回路１９の発生するアドレスで定義される、各メモリブ
ロックの行がアクセスされ、リフレッシユサレル。
しばらくの間、ｌ０ＣＨＲＩ）Ｙ入力（後で説明する）
を無視して、すなわち、Ａ、 Ｎ Ｄゲート２１がな（
・ものとＩ〜て説明を続り゛る。多重フリップフロップ
２２のＱ２出力はＤ３人力に接続されているので、８Ｍ
Ｈｚクロック信号が次にローレベルに遷移すると、Ｑ３
出力がハイレベルになりＱ３出力がローレベルに１よる
。Ｑろ出力はＤ４人力に接続されているので、８ＭＨｚ
クロック信号が次にローレベルに遷移すると、Ｑ４出力
がローレベルになる。このＱ４出力がラーイン２５を介
してフリップフロップ１４および１１に送られてこれら
？クリアする。これでＩ ＲＱ信号がローレベル（て）
、（る。＋ＩＲＱ （計りがローレベルになるとＡＮＤ
ケ−１−１６が滅勢されるので、−リフレッシュ信号（
ライン１７）がノ・イレベルになる。多重フリップフロ
ップ２２のＱろ出力がノ・イレベルになるとＡＮＤゲー
グー２０が滅勢されるので、これまでと同じクロックサ
イクルで、Ｑ１出力がローレベルにブ、Ｃす“η璽出力
がノ・イレベルになる。こうして同１出力からの一メモ
リ読取りイ言−号がノ・イレベルに戻る。その後、次の
２つのクロックパルスの間に多重ノリツブフロップ２２
がリセットされて初期状態（・４戻り、メモリフレッシ
ュユニット５は、カウンタ／レジスタ回路１９で増分さ
れたアドレスを用いる次のりフレツシコーを遂行するた
めに、タイマ６かもの次のタイミング信号を待つ。この
ようにして２５６回のタイミング信号に応答すればメモ
リ全体がリフレッシュされる。
を無視して、すなわち、Ａ、 Ｎ Ｄゲート２１がな（
・ものとＩ〜て説明を続り゛る。多重フリップフロップ
２２のＱ２出力はＤ３人力に接続されているので、８Ｍ
Ｈｚクロック信号が次にローレベルに遷移すると、Ｑ３
出力がハイレベルになりＱ３出力がローレベルに１よる
。Ｑろ出力はＤ４人力に接続されているので、８ＭＨｚ
クロック信号が次にローレベルに遷移すると、Ｑ４出力
がローレベルになる。このＱ４出力がラーイン２５を介
してフリップフロップ１４および１１に送られてこれら
？クリアする。これでＩ ＲＱ信号がローレベル（て）
、（る。＋ＩＲＱ （計りがローレベルになるとＡＮＤ
ケ−１−１６が滅勢されるので、−リフレッシュ信号（
ライン１７）がノ・イレベルになる。多重フリップフロ
ップ２２のＱろ出力がノ・イレベルになるとＡＮＤゲー
グー２０が滅勢されるので、これまでと同じクロックサ
イクルで、Ｑ１出力がローレベルにブ、Ｃす“η璽出力
がノ・イレベルになる。こうして同１出力からの一メモ
リ読取りイ言−号がノ・イレベルに戻る。その後、次の
２つのクロックパルスの間に多重ノリツブフロップ２２
がリセットされて初期状態（・４戻り、メモリフレッシ
ュユニット５は、カウンタ／レジスタ回路１９で増分さ
れたアドレスを用いる次のりフレツシコーを遂行するた
めに、タイマ６かもの次のタイミング信号を待つ。この
ようにして２５６回のタイミング信号に応答すればメモ
リ全体がリフレッシュされる。
チャネルに接続された装置がリフレッシュを必要とする
メモリを含む場合（は、メモリリフレソノユユニット５
においてＩ１０チャネル準備完了（ＩＯＣＨＲＤＹ）入
力が利用されるか、これまでに説明した４サイクルの８
ＭＨｚ クロック信号では、このようなリフレッシュを
行うことはできない。Ｉ ＯＣＦ（ＲＤ Ｙ入力が利用
されるような装置と（・うのは、たとえば、Ｉ１０チャ
ネルを介して第１図に示すシステムに接続された専用の
メモリを備えた別のプロセッサカードである。この装置
は一メモリ読取り信号に応答してＩＯＣＨＲＤＹ信号を
発生する。Ｉ ＯＣＨＲＤ Ｙ信号のタイミングは第６
図に示す。第６図かられかるように、ＩＯＣＴ−Ｉ Ｒ
Ｄ Ｙ信号は、８ Ｍ Ｈｚクロック信号の初めの４ザ
イクルを越えて次のサイクルにまで及んでいる。Ｉ ０
ＣＨＲＤＹ信号はＡＮＤゲーグー２１に印加される。Ｉ
ＯＣＨＲＤＹ信号がローレベルにある間は、ＡＮＤゲー
ト２１はＱ２出力のハイレベル信号をＤ３人力には通さ
ない。すなわち、−リフレッシュ信号および−メモリ読
取り信号を非活動状態に戻すことを制御するＱ２２信は
、ＩＯＣＨＩｔ Ｄ Ｙ信号がハイレベルになるまでは
Ｄ３人カへ通過しない。したがって第６図において破線
で示すように、−リフレッシュ信号、５ＡＯ−７信号、
および−メモリ読取り信号は１ザイクルだけ遅延される
。このように付加的なサイクルを１つ設けることによっ
て、チャネルに接続された装置のメモリのりフレツ／ユ
が確実に行われる。
メモリを含む場合（は、メモリリフレソノユユニット５
においてＩ１０チャネル準備完了（ＩＯＣＨＲＤＹ）入
力が利用されるか、これまでに説明した４サイクルの８
ＭＨｚ クロック信号では、このようなリフレッシュを
行うことはできない。Ｉ ＯＣＦ（ＲＤ Ｙ入力が利用
されるような装置と（・うのは、たとえば、Ｉ１０チャ
ネルを介して第１図に示すシステムに接続された専用の
メモリを備えた別のプロセッサカードである。この装置
は一メモリ読取り信号に応答してＩＯＣＨＲＤＹ信号を
発生する。Ｉ ＯＣＨＲＤ Ｙ信号のタイミングは第６
図に示す。第６図かられかるように、ＩＯＣＴ−Ｉ Ｒ
Ｄ Ｙ信号は、８ Ｍ Ｈｚクロック信号の初めの４ザ
イクルを越えて次のサイクルにまで及んでいる。Ｉ ０
ＣＨＲＤＹ信号はＡＮＤゲーグー２１に印加される。Ｉ
ＯＣＨＲＤＹ信号がローレベルにある間は、ＡＮＤゲー
ト２１はＱ２出力のハイレベル信号をＤ３人力には通さ
ない。すなわち、−リフレッシュ信号および−メモリ読
取り信号を非活動状態に戻すことを制御するＱ２２信は
、ＩＯＣＨＩｔ Ｄ Ｙ信号がハイレベルになるまでは
Ｄ３人カへ通過しない。したがって第６図において破線
で示すように、−リフレッシュ信号、５ＡＯ−７信号、
および−メモリ読取り信号は１ザイクルだけ遅延される
。このように付加的なサイクルを１つ設けることによっ
て、チャネルに接続された装置のメモリのりフレツ／ユ
が確実に行われる。
前述のようにメモリリフレノ／ユニニット５はタイマ６
からの１５マイクロ秒ごとのタイミング信号に応答して
１つのりフレノシュザイクルを完成する。このタイミン
グは各メモリの行が４マイクロ秒ごとにリフレッシュで
きるように選択されている。このタイミングはＤ ＲＡ
Ｍのだめの代表的なリフレッシュサイクルタイムを満
たすものである。ＩＯＣＨＲＤＹ信号のために、各リフ
レッシュサイクルが８ Ｍ Ｈｚクロック信号を５ザイ
クル要するとすれば、第１図に示すシステムの全リフレ
ッシュのオーバーヘッドは、 である。
からの１５マイクロ秒ごとのタイミング信号に応答して
１つのりフレノシュザイクルを完成する。このタイミン
グは各メモリの行が４マイクロ秒ごとにリフレッシュで
きるように選択されている。このタイミングはＤ ＲＡ
Ｍのだめの代表的なリフレッシュサイクルタイムを満
たすものである。ＩＯＣＨＲＤＹ信号のために、各リフ
レッシュサイクルが８ Ｍ Ｈｚクロック信号を５ザイ
クル要するとすれば、第１図に示すシステムの全リフレ
ッシュのオーバーヘッドは、 である。
換言すれば、システムの全処理時間の５ち４φがメモリ
のリフレッシュのだめの時間である。
のリフレッシュのだめの時間である。
Ｉ ＯＣＨＲＤ Ｙ信号がない場合、各リフレノシュサ
イクルが８ＭＨｚクロック信号を４サイクル要するとす
れば、これは６．２係となる。メモリのリフレッシュを
行うためにＤＭＡを用いて本実施例と同様なシステムを
実現する場合は、このリフレッシュのオーバーヘッドは
およそ１２優になるので、本実施例がいかに有効である
かがわかる。
イクルが８ＭＨｚクロック信号を４サイクル要するとす
れば、これは６．２係となる。メモリのリフレッシュを
行うためにＤＭＡを用いて本実施例と同様なシステムを
実現する場合は、このリフレッシュのオーバーヘッドは
およそ１２優になるので、本実施例がいかに有効である
かがわかる。
これまでに説明してきたことを要約する。本実施例はプ
ロセッサを保留状態に置くだめの保留要求信号ラリフレ
ッシュタイマの出力に応答して進行させるＤＲＡＭリフ
レッシュシステムでアル。
ロセッサを保留状態に置くだめの保留要求信号ラリフレ
ッシュタイマの出力に応答して進行させるＤＲＡＭリフ
レッシュシステムでアル。
このリフレッシュシステムは、ソのプロセッサからの保
留肯定応答信号に応答して、リフレッシュサイクルがち
ょうどメモリ読取りサイクルのごと（見えるように各種
の信号を発生する。これらの信号は、読取りアドレスス
トローブ信号を進行させるリフレッシュ信号、システム
バスを制御するメモリ読取り信号、および並列的な行ア
ドレス信号である。リフレッシュ回路のカウンタは、連
続的なリフレーシュサイクルで連続的な行アドレスをメ
毛りに送ることができるように、１リフレツシユサイク
ルごとに１だけ増分される。
留肯定応答信号に応答して、リフレッシュサイクルがち
ょうどメモリ読取りサイクルのごと（見えるように各種
の信号を発生する。これらの信号は、読取りアドレスス
トローブ信号を進行させるリフレッシュ信号、システム
バスを制御するメモリ読取り信号、および並列的な行ア
ドレス信号である。リフレッシュ回路のカウンタは、連
続的なリフレーシュサイクルで連続的な行アドレスをメ
毛りに送ることができるように、１リフレツシユサイク
ルごとに１だけ増分される。
以−１＝説明したように本発明によれ目二、たとえば、
保留要求信号に応答してローカルバスの制御権を放棄し
保留肯定応答信号を発生するようなプロセッサを含むデ
ータ処理システムにおいて、簡単なメモリリフレッシュ
ユニットを加えるだり“でリフレッシュのオーバーヘッ
ドを大幅に下げることができる。
保留要求信号に応答してローカルバスの制御権を放棄し
保留肯定応答信号を発生するようなプロセッサを含むデ
ータ処理システムにおいて、簡単なメモリリフレッシュ
ユニットを加えるだり“でリフレッシュのオーバーヘッ
ドを大幅に下げることができる。
第１図は本発明を利用するメモリアドレス指定システム
を示すブロック図、第２図（はメモリリフレッシュユニ
ットの詳細を示すブロック図、第６図はメモリリフレッ
シュユニットの入力信号および出力信号タイミングを示
す波形図である。 出願人 インクブカショナル・ビジネス・マシーンズ・
コ闘影−・／ヨンＦＩＧ、 ３
を示すブロック図、第２図（はメモリリフレッシュユニ
ットの詳細を示すブロック図、第６図はメモリリフレッ
シュユニットの入力信号および出力信号タイミングを示
す波形図である。 出願人 インクブカショナル・ビジネス・マシーンズ・
コ闘影−・／ヨンＦＩＧ、 ３
Claims (1)
- 【特許請求の範囲】 保留要求信月に応答してローカルバスの制御権を放棄し
保留ｆ４゛定応答信号を発生するようなプロセッサを含
むデータ処理システムにおけるダイナミックランダムア
クセスメモリのだめのメモリ・リフレツシユ システム
であって、 リフレッシュタイマ回路からの周期的な信号に１．１−
８答１〜てプロセッサのだめの保留大水信号を発生する
第１の論理手段と、 ブＩ−Ｊ土ツサからの保留肯定応答信号に応答してリフ
レッシュ制御信号を発生する第２０論理手段と、 リフレッシュ制御信号に応答してメモリ行アクセスｋ
’ｉｉｉ：Ｉ御するリフレッシュ信号を供給する第３の
論理手段と、 各リフレッシュ制御信号に応答して１ずつ増分されるカ
ウンタ回路と、 各リフレッシュ制御信号に応答して、メモリ行アドレス
を表わすカウンタ回路のカウント値をメモリに伝えるだ
めの第１のケート信号を発生し、その後、メモリ読取り
信号を生せしめる第２のゲート信号を発生するシーケン
ザ回路と、を有することを特徴とするメモリ・リフレッ
シュ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/584,032 US4575826A (en) | 1984-02-27 | 1984-02-27 | Refresh generator system for a dynamic memory |
| US584032 | 1984-02-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182598A true JPS60182598A (ja) | 1985-09-18 |
Family
ID=24335623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59250670A Pending JPS60182598A (ja) | 1984-02-27 | 1984-11-29 | メモリ・リフレツシユ・システム |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US4575826A (ja) |
| EP (1) | EP0153469B1 (ja) |
| JP (1) | JPS60182598A (ja) |
| KR (1) | KR890001311B1 (ja) |
| AT (1) | ATE43194T1 (ja) |
| BR (1) | BR8500629A (ja) |
| CA (1) | CA1211857A (ja) |
| DE (1) | DE3478258D1 (ja) |
| ES (1) | ES8602321A1 (ja) |
| GB (1) | GB8431255D0 (ja) |
| HK (1) | HK102489A (ja) |
| MX (1) | MX158687A (ja) |
| PH (1) | PH23949A (ja) |
| ZA (1) | ZA85181B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02166692A (ja) * | 1988-12-20 | 1990-06-27 | Sanyo Electric Co Ltd | ダイナミツクメモリのリフレツシユ方法 |
Families Citing this family (11)
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| US4754425A (en) * | 1985-10-18 | 1988-06-28 | Gte Communication Systems Corporation | Dynamic random access memory refresh circuit selectively adapted to different clock frequencies |
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| JPS60151894A (ja) * | 1984-01-20 | 1985-08-09 | Hitachi Ltd | ダイナミツクｒａｍのリフレツシユ回路 |
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- 1984-10-12 PH PH31332A patent/PH23949A/en unknown
- 1984-10-30 KR KR1019840006748A patent/KR890001311B1/ko not_active Expired
- 1984-11-29 JP JP59250670A patent/JPS60182598A/ja active Pending
- 1984-12-11 GB GB848431255A patent/GB8431255D0/en active Pending
- 1984-12-14 DE DE8484115242T patent/DE3478258D1/de not_active Expired
- 1984-12-14 EP EP84115242A patent/EP0153469B1/en not_active Expired
- 1984-12-14 AT AT84115242T patent/ATE43194T1/de active
- 1984-12-20 ES ES538881A patent/ES8602321A1/es not_active Expired
-
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- 1985-01-08 ZA ZA85181A patent/ZA85181B/xx unknown
- 1985-01-16 CA CA000472239A patent/CA1211857A/en not_active Expired
- 1985-02-12 BR BR8500629A patent/BR8500629A/pt not_active IP Right Cessation
- 1985-02-22 MX MX204405A patent/MX158687A/es unknown
-
1989
- 1989-12-28 HK HK1024/89A patent/HK102489A/en not_active IP Right Cessation
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