JPS6230461B2 - - Google Patents
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- JPS6230461B2 JPS6230461B2 JP53141915A JP14191578A JPS6230461B2 JP S6230461 B2 JPS6230461 B2 JP S6230461B2 JP 53141915 A JP53141915 A JP 53141915A JP 14191578 A JP14191578 A JP 14191578A JP S6230461 B2 JPS6230461 B2 JP S6230461B2
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Description
【発明の詳細な説明】
本発明は半導体記憶回路に関するものである。
従来の記憶回路は第１図に示す如く書込み情報
は書込み情報入力バツフアWDI〜WDNを通じて
記憶回路部Ｍのある選択された箇所に保持され、
読出し情報は記憶回路部Ｍのある選択された箇所
より読出し情報出力バツフアOBI〜OBNを通じて
読出し情報出力端子OPI〜OPNより出力されてい
た。この場合、書込みサイクルでは書込み制御回
路に基いて指定された記憶回路部Ｍのある箇所に
情報を書込むだけで、一方読出しサイクルでは指
定した記憶回路部Ｍのある箇所から読出し情報を
出力するだけに終つていた。その為直列の書込み
及び読出し情報転送速度は記憶回路の記憶回路部
Ｍにより制限されていた。
は書込み情報入力バツフアWDI〜WDNを通じて
記憶回路部Ｍのある選択された箇所に保持され、
読出し情報は記憶回路部Ｍのある選択された箇所
より読出し情報出力バツフアOBI〜OBNを通じて
読出し情報出力端子OPI〜OPNより出力されてい
た。この場合、書込みサイクルでは書込み制御回
路に基いて指定された記憶回路部Ｍのある箇所に
情報を書込むだけで、一方読出しサイクルでは指
定した記憶回路部Ｍのある箇所から読出し情報を
出力するだけに終つていた。その為直列の書込み
及び読出し情報転送速度は記憶回路の記憶回路部
Ｍにより制限されていた。
本発明の目的は情報の転送を高速で行なうこと
のできる記憶装置を提供することにある。
のできる記憶装置を提供することにある。
本発明は書込みバツフアに共通に接続された第
１および第２の書込み保持回路と、該第１および
第２の書込み保持回路の各出力をメモリの入力に
与える書込みゲート回路と、前記メモリに共通に
接続された第１および第２の読出し保持回路と、
該第１および第２の読出し保持回路の各出力を出
力端子に出力する読出しゲート回路と、書込みお
よび読出し制御回路とを有し、前記書込み制御回
路は前記書込みバツフフアから前記第１の書込み
保持回路に情報を書込む間前記第２の書込み保持
回路の出力を前記書込みゲートを介してメモリに
供給し、前記読出し制御回路はメモリから前記第
１の読出し保持回路に情報が読出されている間、
前記第２の読出し保持回路の出力を前記読出しゲ
ートを介して前記出力端子に供給し、前記第１も
しくは第２の書込み保持回路からメモリに情報が
書込まれている間、前記第１もしくは第２の読出
し保持回路の出力を前記出力端子に供給すること
を特徴とするものである。
１および第２の書込み保持回路と、該第１および
第２の書込み保持回路の各出力をメモリの入力に
与える書込みゲート回路と、前記メモリに共通に
接続された第１および第２の読出し保持回路と、
該第１および第２の読出し保持回路の各出力を出
力端子に出力する読出しゲート回路と、書込みお
よび読出し制御回路とを有し、前記書込み制御回
路は前記書込みバツフフアから前記第１の書込み
保持回路に情報を書込む間前記第２の書込み保持
回路の出力を前記書込みゲートを介してメモリに
供給し、前記読出し制御回路はメモリから前記第
１の読出し保持回路に情報が読出されている間、
前記第２の読出し保持回路の出力を前記読出しゲ
ートを介して前記出力端子に供給し、前記第１も
しくは第２の書込み保持回路からメモリに情報が
書込まれている間、前記第１もしくは第２の読出
し保持回路の出力を前記出力端子に供給すること
を特徴とするものである。
次に第２図および第３図を参照して本発明の一
実施例について説明する。
実施例について説明する。
第２図に示されるように書込み情報入力バツフ
アWDI〜WDNに複数個の書込み情報保持回路
WRIA〜WRNA及びWRIB〜WRNBを並列に接続
する。書込み情報保持回路WRIA〜WRNA及び
WRIB〜WRNBをコントロールする為に書込み情
報ラツチ回路WR及び書込み情報選択回路WXが
設けられる。記憶回路部Ｍの出力には読出し情報
保持回路RRIA〜RRNA、RRIB〜RRNBを並列に
接続する。書込みクロツク発生器WCGは書込情
報ラツチ回路WR、書込み情報選択回路WX、書
込みクロツク発生回路WEに接続されて信号線１
〜４をコントロールする。読出しクロツク発生器
RCGは読出し情報ラツチ回路ME、読出し情報選
択回路RX、読出しクロツク発生回路RRに接続さ
れて信号線５〜８を制御する。読出し情報ゲート
回路RGI〜RGN、読出し情報出力バツフアOBI〜
OBNをコントロールする為に読出し情報出力ク
ロツク回路RRが設けられ、読出し情報保持回路
RRIA〜RRNA、RRIB〜RRNBをコントロールす
る為に読出し情報ラツチ回路MEと読出し情報選
択回路RXが設けられる。又、書込み情報保持回
路の並列接続個数の増設は書込み情報選択回路
WXを増やすことで容易に行なえ、読出し情報保
持回路の並列接続個数の増設は読出し情報選択回
路RXを増やす事で容易に行なえる。
アWDI〜WDNに複数個の書込み情報保持回路
WRIA〜WRNA及びWRIB〜WRNBを並列に接続
する。書込み情報保持回路WRIA〜WRNA及び
WRIB〜WRNBをコントロールする為に書込み情
報ラツチ回路WR及び書込み情報選択回路WXが
設けられる。記憶回路部Ｍの出力には読出し情報
保持回路RRIA〜RRNA、RRIB〜RRNBを並列に
接続する。書込みクロツク発生器WCGは書込情
報ラツチ回路WR、書込み情報選択回路WX、書
込みクロツク発生回路WEに接続されて信号線１
〜４をコントロールする。読出しクロツク発生器
RCGは読出し情報ラツチ回路ME、読出し情報選
択回路RX、読出しクロツク発生回路RRに接続さ
れて信号線５〜８を制御する。読出し情報ゲート
回路RGI〜RGN、読出し情報出力バツフアOBI〜
OBNをコントロールする為に読出し情報出力ク
ロツク回路RRが設けられ、読出し情報保持回路
RRIA〜RRNA、RRIB〜RRNBをコントロールす
る為に読出し情報ラツチ回路MEと読出し情報選
択回路RXが設けられる。又、書込み情報保持回
路の並列接続個数の増設は書込み情報選択回路
WXを増やすことで容易に行なえ、読出し情報保
持回路の並列接続個数の増設は読出し情報選択回
路RXを増やす事で容易に行なえる。
次に第３図を用いて動作を説明する。ライトサ
イクルにおいて、書込み情報入力バツフアWDI
〜WDNにある書込み情報は、書込み情報保持回
路WRIA〜WRNAかWRIB〜WRNBのいずれか一
方に書込まれる。この選択は信号線１と信号線２
のいずれか一方を“０”にすることによつてなさ
れる。信号線１は書込み情報選択回路WXが
“０”、書込み情報ラツチ回路WRが“０”の時に
“０”となり、一方信号線２は書込み情報選択回
路WXが“１”、書込み情報ラツチ回路WRが
“０”の時に“０”になる。今、書込み情報選択
回路WXを“０”とした時、書込み情報ラツチ回
路WRを“０”にすると、信号線１が“０”にな
り書込み情報保持回路WRIB〜WRNB側が書込み
情報書込可となり、WRIA〜WRNA側は信号線２
が“１”となるので書込みが不可となる。この時
書込み情報ゲート回路WGI〜WGNのゲートを開
くのは信号線３か信号線４が“０”の時で、信号
線３は書込み情報選択回路WXが“０”でクロツ
クWEが“０”の時“０”となり、書込み情報保
持回路WRIA〜WRNA側の情報を記憶回路部Ｍに
転送する。信号線４は書込み情報選択回路WXが
“１”、WEが“０”の時“０”となり、書込み情
報保持回路のWRIB〜WRNB側の情報を記憶回路
部Ｍに転送する。上述の説明で書込み情報選択回
路WXが“０”だつたので、WEを“０”にする
と信号線３が“０”となり書込み情報保持回路
WRIA〜WRNAにある書込み情報が記憶回路Ｍに
転送される。この時書込み情報保持回路WRIB〜
WRNBの出力は書込み情報ゲート回路内で強制
的に“０”にされて閉じ込められている。
イクルにおいて、書込み情報入力バツフアWDI
〜WDNにある書込み情報は、書込み情報保持回
路WRIA〜WRNAかWRIB〜WRNBのいずれか一
方に書込まれる。この選択は信号線１と信号線２
のいずれか一方を“０”にすることによつてなさ
れる。信号線１は書込み情報選択回路WXが
“０”、書込み情報ラツチ回路WRが“０”の時に
“０”となり、一方信号線２は書込み情報選択回
路WXが“１”、書込み情報ラツチ回路WRが
“０”の時に“０”になる。今、書込み情報選択
回路WXを“０”とした時、書込み情報ラツチ回
路WRを“０”にすると、信号線１が“０”にな
り書込み情報保持回路WRIB〜WRNB側が書込み
情報書込可となり、WRIA〜WRNA側は信号線２
が“１”となるので書込みが不可となる。この時
書込み情報ゲート回路WGI〜WGNのゲートを開
くのは信号線３か信号線４が“０”の時で、信号
線３は書込み情報選択回路WXが“０”でクロツ
クWEが“０”の時“０”となり、書込み情報保
持回路WRIA〜WRNA側の情報を記憶回路部Ｍに
転送する。信号線４は書込み情報選択回路WXが
“１”、WEが“０”の時“０”となり、書込み情
報保持回路のWRIB〜WRNB側の情報を記憶回路
部Ｍに転送する。上述の説明で書込み情報選択回
路WXが“０”だつたので、WEを“０”にする
と信号線３が“０”となり書込み情報保持回路
WRIA〜WRNAにある書込み情報が記憶回路Ｍに
転送される。この時書込み情報保持回路WRIB〜
WRNBの出力は書込み情報ゲート回路内で強制
的に“０”にされて閉じ込められている。
一方、リードサイクルにおいては、記憶回路部
Ｍより出力された読出し情報RDI〜RDNを読出し
情報保持回路RRIA〜RRNAに出力するかRRIB〜
RRNBに出力するかは、信号線５および信号線６
のうちいずれか一方が“０”の方に決定される。
信号線５が“０”になるのは読出し情報選択回路
RXが“０”で、かつ読出し情報ラツチ回路ME
が“０”の時で、信号線６が“０”になるのは読
出し情報選択回路RXが“１”でMEが“０”の
時である。今、読出し情報選択回路RXを“０”
にして読出し情報ラツチ回路MEを“０”にする
と信号線５が“０”になり、読出し情報保持回路
RRIB〜RRNBに読出し情報が導入され、RRIA〜
RRNA側には信号線６が“１”となり導入されな
い。この時読出し情報ゲート回路RGI〜RGNのゲ
ートを開くのは信号線７か信号線８が、“０”の
時である。信号線７が０”になるのは読出し情報
選択回路RXが“０”で読出し情報出力クロツク
RRが“０”の時で、読出し情報保持回路RRIA〜
RRNA側の読出し情報が読出し情報出力バツフア
OBI〜OBNを通じて出力される。信号線８が
“０”になるのは読出し情報選択回路RXが“１”
で読出し情報出力クロツクRRが“０”の時で、
読出し情報保持回路RRIB〜RRNB側の読出し情
報が読出し情報出力バツフアOBI〜OBNを通じて
出力される。ここで読出し情報選択回路RXが
“０”だつたので読出し情報出力クロツクRRを
“０”にすると信号線７が“０”になり読出し情
報保持回路RRIA〜RRNA側の読出し情報が読出
し情報出力バツフアOBI〜OBNを通じて出力され
る。この時読出し情報保持回路RRIB〜RRNB側
の出力は読出し情報ゲート回路RGI〜RGN内で強
制的に“０”にされて閉じ込められている。
Ｍより出力された読出し情報RDI〜RDNを読出し
情報保持回路RRIA〜RRNAに出力するかRRIB〜
RRNBに出力するかは、信号線５および信号線６
のうちいずれか一方が“０”の方に決定される。
信号線５が“０”になるのは読出し情報選択回路
RXが“０”で、かつ読出し情報ラツチ回路ME
が“０”の時で、信号線６が“０”になるのは読
出し情報選択回路RXが“１”でMEが“０”の
時である。今、読出し情報選択回路RXを“０”
にして読出し情報ラツチ回路MEを“０”にする
と信号線５が“０”になり、読出し情報保持回路
RRIB〜RRNBに読出し情報が導入され、RRIA〜
RRNA側には信号線６が“１”となり導入されな
い。この時読出し情報ゲート回路RGI〜RGNのゲ
ートを開くのは信号線７か信号線８が、“０”の
時である。信号線７が０”になるのは読出し情報
選択回路RXが“０”で読出し情報出力クロツク
RRが“０”の時で、読出し情報保持回路RRIA〜
RRNA側の読出し情報が読出し情報出力バツフア
OBI〜OBNを通じて出力される。信号線８が
“０”になるのは読出し情報選択回路RXが“１”
で読出し情報出力クロツクRRが“０”の時で、
読出し情報保持回路RRIB〜RRNB側の読出し情
報が読出し情報出力バツフアOBI〜OBNを通じて
出力される。ここで読出し情報選択回路RXが
“０”だつたので読出し情報出力クロツクRRを
“０”にすると信号線７が“０”になり読出し情
報保持回路RRIA〜RRNA側の読出し情報が読出
し情報出力バツフアOBI〜OBNを通じて出力され
る。この時読出し情報保持回路RRIB〜RRNB側
の出力は読出し情報ゲート回路RGI〜RGN内で強
制的に“０”にされて閉じ込められている。
上記実施例によれば、書込みバツフアWDI〜
WDNから一方の書込み保持回路（例えば、
WRIA〜WRNA）に情報を書込んでいる時に、他
方の書込み保持回路（例えばWRIB〜WRNB）に
既に書込まれている情報をゲート回路WGI〜
WGNを介してメモリＭに書込むことができる。
また、メモリから一方の読出し保持回路（RRIA
〜RRNA）に情報を読出している時に、他方の読
出し保持回路（RRIB〜RRNB）に既に読出され
ている情報を読出しバツフアDBI〜DBNを介して
出力端子OPI〜OPNから出力することができる。
従つて、読出しおよび書込み、夫々見掛け上２倍
高速に行なうことができる。従つて、従来と書込
みと読出しとを交互に行なう場合、従来と同じ書
込み時間中に書込みと読出しとの双方を行なうこ
とができるので、使用者にとつてみればあたかも
情報のリードとライトが同時に実行されているよ
うに見える。
WDNから一方の書込み保持回路（例えば、
WRIA〜WRNA）に情報を書込んでいる時に、他
方の書込み保持回路（例えばWRIB〜WRNB）に
既に書込まれている情報をゲート回路WGI〜
WGNを介してメモリＭに書込むことができる。
また、メモリから一方の読出し保持回路（RRIA
〜RRNA）に情報を読出している時に、他方の読
出し保持回路（RRIB〜RRNB）に既に読出され
ている情報を読出しバツフアDBI〜DBNを介して
出力端子OPI〜OPNから出力することができる。
従つて、読出しおよび書込み、夫々見掛け上２倍
高速に行なうことができる。従つて、従来と書込
みと読出しとを交互に行なう場合、従来と同じ書
込み時間中に書込みと読出しとの双方を行なうこ
とができるので、使用者にとつてみればあたかも
情報のリードとライトが同時に実行されているよ
うに見える。
さらに、本発明によれば書込みバツフアから一
方の書込み保持回路WRIA〜WRNAに情報を書込
む間にメモリＭから一方の読出し保持回路RRIM
〜RRNAに情報を読出し、次に別の書込み情報を
書込みバツフアから他方の書込み保持回路WRIB
〜WRNBに書込んでいる間に前に書込み保持回
路WRIA〜WRNAに書込まれている情報をメモリ
Ｍに書込み、この時同時に読出し保持回路RRIA
〜RRNAに既に読出されている情報を実際にゲー
トを介して出力端子から外部に読出すことができ
る。かかる処理はメモリアクセスの間隔は長い
が、アクセスする時はリードとライトを高速に実
行することが要求されるシステムにおいて有効で
ある。
方の書込み保持回路WRIA〜WRNAに情報を書込
む間にメモリＭから一方の読出し保持回路RRIM
〜RRNAに情報を読出し、次に別の書込み情報を
書込みバツフアから他方の書込み保持回路WRIB
〜WRNBに書込んでいる間に前に書込み保持回
路WRIA〜WRNAに書込まれている情報をメモリ
Ｍに書込み、この時同時に読出し保持回路RRIA
〜RRNAに既に読出されている情報を実際にゲー
トを介して出力端子から外部に読出すことができ
る。かかる処理はメモリアクセスの間隔は長い
が、アクセスする時はリードとライトを高速に実
行することが要求されるシステムにおいて有効で
ある。
第１図は従来の記憶装置を示すブロツク図、第
２図は本発明の一実施例による記憶装置を示すブ
ロツク図、第３図は第２図の装置の動作を示す波
形図である。 WDI〜WDN……書込み情報入力バツフアの１
ビツト〜Ｎビツト、WRIA〜WRNA……書込み情
報保持回路Ａ側の１ビツト〜Ｎビツト、WRIB〜
WRNB……書込み情報保持回路Ｂ側の１ビツト
〜Ｎビツト、WGI〜WGN……書込み情報ゲート
回路Ａ側の１ビツト〜Ｎビツト、WCG……書込
みクロツク発生器、Ｍ……記憶回路部、WR……
書込み情報ラツチ回路、WX……書込み情報選択
回路、WE……記憶回路部の書込み及び読出しク
ロツク、RQ……書込み・読出し情報保持回路の
真出力、RO……書込み・読出し情報保持回路の
偽出力、１，２，５，６……書込みクロツク、
３，４，７，８……読出しクロツク、RDI〜RDN
……読出し情報１ビツト〜Ｎビツト、RRIA〜
RRNA……読出し情報保持回路Ａ側の１ビツト〜
Ｎビツト、RRIB〜RRNB……読出し情報保持回
路Ｂ側の１ビツト〜Ｎビツト、RGI〜RGN……読
出し情報ゲート回路Ａ側の１ビツト〜Ｎビツト、
RCG……読出しクロツク発生器、OBI〜OBN…
…読出し情報出力バツフアの１ビツト〜Ｎビツ
ト、OPI〜OPN……読出し情報出力端子の１ビツ
ト〜Ｎビツト、ME……読出し情報ラツチ回路、
RX……読出し情報選択回路、RR……読出し情報
出力クロツク。
２図は本発明の一実施例による記憶装置を示すブ
ロツク図、第３図は第２図の装置の動作を示す波
形図である。 WDI〜WDN……書込み情報入力バツフアの１
ビツト〜Ｎビツト、WRIA〜WRNA……書込み情
報保持回路Ａ側の１ビツト〜Ｎビツト、WRIB〜
WRNB……書込み情報保持回路Ｂ側の１ビツト
〜Ｎビツト、WGI〜WGN……書込み情報ゲート
回路Ａ側の１ビツト〜Ｎビツト、WCG……書込
みクロツク発生器、Ｍ……記憶回路部、WR……
書込み情報ラツチ回路、WX……書込み情報選択
回路、WE……記憶回路部の書込み及び読出しク
ロツク、RQ……書込み・読出し情報保持回路の
真出力、RO……書込み・読出し情報保持回路の
偽出力、１，２，５，６……書込みクロツク、
３，４，７，８……読出しクロツク、RDI〜RDN
……読出し情報１ビツト〜Ｎビツト、RRIA〜
RRNA……読出し情報保持回路Ａ側の１ビツト〜
Ｎビツト、RRIB〜RRNB……読出し情報保持回
路Ｂ側の１ビツト〜Ｎビツト、RGI〜RGN……読
出し情報ゲート回路Ａ側の１ビツト〜Ｎビツト、
RCG……読出しクロツク発生器、OBI〜OBN…
…読出し情報出力バツフアの１ビツト〜Ｎビツ
ト、OPI〜OPN……読出し情報出力端子の１ビツ
ト〜Ｎビツト、ME……読出し情報ラツチ回路、
RX……読出し情報選択回路、RR……読出し情報
出力クロツク。
Claims (1)
- １ 書込みバツフアに共通に接続された第１およ
び第２の書込み保持回路と、該第１および第２の
書込み保持回路の各出力をメモリの入力に与える
書込みゲート回路と、前記メモリに共通に接続さ
れた第１および第２の読出し保持回路と、該第１
および第２の読出し保持回路の各出力を出力端子
に出力する読出しゲート回路と、書込みおよび読
出し制御回路とを有し、前記書込み制御回路は前
記書込みバツフアから前記第１の書込み保持回路
に情報を書込む間前記第２の書込み保持回路の出
力を前記書込みゲートを介してメモリに供給し、
前記読出し制御回路はメモリから前記第１の読出
し保持回路に情報が読出されている間、前記第２
の読出し保持回路の出力を前記読出しゲートを介
して前記出力端子に供給し、前記第１もしくは第
２の書込み保持回路からメモリに情報が書込まれ
ている間、前記第１もしくは第２の読出し保持回
路の出力を前記出力端子に供給することを特徴と
する記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14191578A JPS5567986A (en) | 1978-11-17 | 1978-11-17 | Memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14191578A JPS5567986A (en) | 1978-11-17 | 1978-11-17 | Memory unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5567986A JPS5567986A (en) | 1980-05-22 |
| JPS6230461B2 true JPS6230461B2 (ja) | 1987-07-02 |
Family
ID=15303116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14191578A Granted JPS5567986A (en) | 1978-11-17 | 1978-11-17 | Memory unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5567986A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58203694A (ja) * | 1982-05-21 | 1983-11-28 | Nec Corp | メモリ回路 |
| JPH061471B2 (ja) * | 1984-04-25 | 1994-01-05 | 株式会社リコー | 文書作成装置 |
| JP2719852B2 (ja) * | 1991-03-07 | 1998-02-25 | 三菱電機株式会社 | 半導体記憶装置およびそれからのデータ読出方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4887741A (ja) * | 1972-02-18 | 1973-11-17 | ||
| JPS5167117A (ja) * | 1974-12-09 | 1976-06-10 | Hitachi Ltd | Kaitentaikiokusochino johotensosochi |
| JPS523345A (en) * | 1975-06-25 | 1977-01-11 | Advantest Corp | Data memory |
| JPS5936782B2 (ja) * | 1977-03-18 | 1984-09-05 | 松下電器産業株式会社 | 誤り訂正装置 |
-
1978
- 1978-11-17 JP JP14191578A patent/JPS5567986A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5567986A (en) | 1980-05-22 |
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