JPS60186054A - 電子マトリツクスアレ−とその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本出願は、１９８３年１月１８日出願の米国特許出願第
４・５８９１９号［電子マトリックスアレーとその製造
方法］の、一部係属出願である。

本発明は主として電子マトリックスアレー、より詳細に
言うと分布トランジスタマトリックスアレー、および分
布ダイオードマトリックスアレーとして分布されたアレ
ー、特にデポジットされた分布アレーに係る。さらに本
発明は、改良されたリードオンリーメモリ（ＲＯＭ）装
置、電子的に消去、再書込みできるｌ’ＬＯＭ（ＥＥＦ
ＲＯＭ）装置プログラム可能なＲＯＭ（ＦＲＯＭ）装置
、フィールドプログラム可能なロジックアレー、フラッ
トパネルディスプレーなどに係り、その中で分布ダイオ
ードマトリックアレーはアイソレーションおよびアドレ
ッシングを容易にする。本発明ではこの様な構造物を、
先行技術に比べて実質的により大きな記録密度をもつよ
うに構成できる上、処理段階数とリトグラフィー制御許
容差は小さくなる。重要な意味をもつのは、本発明によ
ってこれらの構造物が従来より大きな基板の上に構成で
き、従ってデータ記憶量、論理操作、あるいはフラット
パネルディスプレー面積が大きくなるという事実である
。本発明のダイオードマトリックスは、シリコンを含む
非晶質合金を、面積の大きい基板上にデポジットしたも
のから形成される。この点については、５ｔａｎｆｏｒ
ｄ　Ｒ−Ｑｖｓｈｉｎｓｋｙ　とマサラグ・イヅの米国
特許第４，２１７，３７４号「結晶質半導体と等価の非
晶質半導体」、並びに、８ｔａｎｆｏｒｄ　Ｒ−０ｖｓ
ｈｉｎｓｋｙとＡｒｕｎ　Ｍａｄａｎの同一名称の米国
特許第４，２２６，８９８号を参照できる。

シリコンは巨大な結晶質半導体産業界の基礎を成すもの
であり、現在製造されている集積回路商品の実質的に全
部に使用されている。結晶質半導体技術が商業段階に入
った時から、シリコンは現在の巨大な半導体装置製造産
業の土台となったのである。このことは、科学者が実質
的に欠点のないゲルマニウム、特にシリコン結晶体を生
成し、これをその中にＰ形およびＮ形の導電領域を有す
る外因性物質に変えることに成功したことによるもので
あった。この技術は実質的に純粋な結晶質材料の中に実
質的な不純物として導入される百万分のいくつかのドナ
ー（ｎ）またはアクセプタ（ｐｌのドーパント物質を、
結晶質物質の中に拡散して、その導電率を高めると共に
、それらの導電形式をＰ形とするかｎ形とするかを制御
することによって達成されたのである。

ｐ−ｎ接合結晶を作るための半導体製造工程には、高い
処理温度と共に、きわめて複雑で時間と費用のかかるプ
ロセスが必要となる。従って、整流用その他の電流制御
用装置に用いられるこれらの結晶性物質は、厳重に調整
された条件下で、個々のシリコンまたはゲルマニウム結
晶を生成し、さらにｐ−ｎ接合が要求される場合には、
これらの単一結晶を極端に小さい臨界量のドーパントで
ドーピングすることによって製造される。このような結
晶生成工程からは、その上に集積記憶回路を形成する結
晶ウェーハの比較的小さなものが生まれる。

従来の結晶質集積回路技術においては、結晶ウェーハの
面積が小さいために、その上に形成できる集積回路の全
体的大きさに限界がある。ディスプレー技術のように、
比較的大きな面積を要求する用途では、要求あるいは要
望を満たすだけの大きさの結晶ウェーハを製造すること
ができない。

ジノ９イスは少なくとも部分的に、基板内にｐ形または
ｎ形ドー）Ｑントを拡散することによって形成される。

さらに各デバイスはアイソレーションチャネル間に形成
されるが、これらのアイソレーションチャネルは基板内
に拡散され、水平方向に間隔をあけて配置された導体に
よって、各レベルの金属化部分に相互接続されている。

そうすることによって、記録密度（ウェーハ表面の単位
面積あたりのデバイス数）はシリコンウェーハの表面上
に制限されるが、それは導体が拡散された接合領域の下
には配置できないためである。多くのＩＪ　）グラフィ
ーステップが要求されることから、コストがかさむ上、
生産量は落ちる。

その上、セルの大きさは各デバイスのコストと指数関数
的関係があるため、記録密度というのはきわめて重要な
ものである。例えば、ダイスの大きさが２の係数で小さ
ぐなるとすると、その結果コストはおよそ６の係数で減
少する。２ミクロンのＩＪ　）グラフィーを用いる従来
の結晶質ＲＯＭはバイポーラセルだと約０．３〜０．５
　ｍＬＬ　”　、あるいｉはＭＯＳセルだと０．２〜０
．３　ｍＬＬ”の大きさを有する。

要するに、結晶シリコン整流器と集積回路の構造は、そ
の結晶質ウェーハを横切って水平方向に分布せねばなら
ず、それには多くの連続処理ならびにアライニング段階
、大量の材料、高い処理温度を要する上、比較的小さな
面積のウェーッ）上にしか作成できず、製造するに高価
につく上、時間もかかる。非晶質シリコンをベースとす
るデバイスは、このような結晶シリコンのもつ欠点を無
くすことができる。非晶質シリコンは、結晶シリコンに
比べてより速く、より簡単に、低い温度でしかもより広
い面積に作ることができ、また非晶質シリコンは導体の
上だけでなく、導体の下にある層にもデポジットするこ
とができる。

従って、必要に応じてそれぞれが、デポジション装置の
大きさによってのみ制限される比較的大きな面積を包含
することかで賦またｐ形およびｎ形材料にドープされて
ｐ−ｎ接合整流器および各装置を５結晶質のものに比べ
て優れた：コストおよび／または操作で形成することの
できる、非晶質半導体合金またはフィルムを簡単にデｒ
ｓ＝ｙツトするための方法を開発するために、相当の努
力が払われて来たのである。長年このような作業は実際
的に実を結ぶことがなかった。これは、非晶質シリコン
またはゲルマニウム（第■類→は通常４重配位されてい
る上、マイクロボイド、ダングリングボンドなどの欠点
を持つことから、そのエネルギーギャップにおいて高密
度の偏在化状態が生まれるためであった。非晶質シリコ
ンおよびゲルマニウムの半導体フィルムのエネルギーギ
ャップに高密度の偏在化状態があると、その結果このよ
うなフィルムはうまくドープしたり、あるいはその他の
修正を行なって、そのフェルミ準位を伝導帯または価電
子帯に近付けることができなかったのである。フェルミ
準位を変えることができないということから、それらが
ｐ−ｎ接合整流器や、その他の電流制御装置に応用する
に不適当とされていたのである。

上に述べたような非晶質シリコンおよびゲルマニウムに
伴なう問題点を少なくするために、スコツトランド、ダ
ンディに所在するダンディ大学カーネギ−倫理学研究所
のＷ　、　Ｅ　、５ｐｅａｒ　ならびにＰ、Ｇ、Ｌｅ　
ｃｏｍｂｅｒは、「非晶質シリコンノ置換１−ピング」
に関する研究を行ない、それについて、５ｏｌｉｄ　５
ｔａｔｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　、　Ｖｏｌ
ｌ　７　、　ｐｐ・１１９３〜１１９６．１９７５に掲
載の論文に発表した。５ｐｅａｒ、ｅｔ　ａｌ、の研究
は非晶質シリコンおよびゲルマニウムにおけるエネルギ
ーギャップの局在化状態を減少させてこれを真性の結晶
質シリコンまたはゲルマニウムにもつと近付けることと
、非晶質物質と適当な標準的ドーノ時トとを結晶質′物
質をドーピングする時と同じく置換法でドーピングして
外因性半導体、すなオ〕ちｐまたはｎ形導電型式のもの
とすることを目的としたものであった。

局在化状態の減少は、非晶質シリコンフィルムをグロー
放電デポジションすることで達成された。

すなわちシラン（ＳｉＨ４）ガスを反応管を通過させて
、そこでそのガスをｒ、ｆ、グロー放電により分解し、
約５００〜６０００Ｋ（２２７〜３２７℃）の基板温度
で基板上にデポジットした。こうして基板上にデポジッ
トされた物質は、ソリコンと水素から構成される真性非
晶質物質であった。ド、−プした非晶質物質を生成する
ためには、ｎ形′４電用のホスフィンガス（ＰＨ５）ま
たはｐ形導電用のジボランガス（Ｂ２Ｈ６）をシランガ
スと事前に混合しておき、これを同じ動作条件下でグロ
ー放電反応管を通過させた。使用したドーパントのガス
濃度は体積の５Ｘ１０−’分の１から５Ｘ１０−２分の
１の間であった。このようにしてデポジットされた物質
はおそらく置換リンまたはホウ素ドーパントを含んでお
り、また外因性でｎまたはｐの導電タイプのものである
ことが証明された。

グロー放電デポジションの間にシランの中の水素は最適
温度でシリコンのダングリングボンドの多くと結合して
、エネルギーギャップの偏在すなわち局在化状態の密度
を減少させ、結果的に非晶質物質の電子特性を対応する
結晶質物質のそれに、より近付ける働きをするというこ
とは、５ｐｅａｒらの研究者にはまだ知られていなかっ
たけれども、今では他の人々の研究により周知となって
いる。

エネルギーギャップの局在化状態密度を相当に減少させ
て高品質の電子的特性を有する、大幅に改良された非晶
質シリコン合金が、１９８０年１０月７日発行の５ｔａ
ｎｆｏｒｄ　ｆｔ　、ＱｖｓｈｉｎｓｋｙとＡｒｕｎＭ
ａｄａｎ　の米国特許第４，２２６，８９８号「結晶質
半導体と等価の非晶質半導体」に詳しく記載されている
ようなグロー放電によって作り出され、また１９８０年
８月１１２日発行の５ｔａｎｆ　ｏｒｄ　１７．Ｑｖｓ
ｂｉｎ−ｓｋｙとＭａｓｔｓｕｇｕ　Ｉｚｕ　の問題米
国特許第４．２１７，３７４号に詳しく記載されている
ような蒸気デポジションによっても作り出されている。

これらの特許に開示されている通り、非晶質シリコン半
導体合金の中にフッ素が導入され゛〔、その中の局在化
状態の密度を実質的に下げるのである。

活性化されたフッ素は特に容易に非晶質体の中の非晶質
シリコンの中に拡散してこれに結合し、その中の局在化
した欠陥状態の密度を実質的に減少させるが、これはフ
ッ素原子が小さいために非晶質体の中に容易に導入でき
るためである。フッ素はシリコンのダングリングボンド
に結合して、変更自在な結合角を有する部分的にイオン
安定した結合と考えられるものを形成する。その結果、
水素や他の補償あるいは変更元素によって形成されるよ
りも、さらに安定し、かつ有効な補償または変更が生じ
る。フッ素もまた、シリコンおよび水素との結合９玉良
好であり、水素には結合の選択肢がいくつかあることか
ら、水素をより望ましい形で利用する。フッ素がないと
、水素は物質内で望ましい形で結合せず、その物質自体
だけでなく、バンドギャップにも余分の欠陥を生じる。

従ってフッ素は化学的結合においては高い反応性と特異
性を有し、また電気陰性も高いがゆえに、それだけで使
用されても、あるいは水素と共に使用されても水素より
有効な補償元素ないし変更元素になると考えられる。

例えば、フッ素だけかあるいは水素と結合したものを、
ごく少量（例えば１原子パーセントの数分のいくつか）
でも補償を得ることができる。しかし、シリコン・水素
・フッ素合金を形成するために、最も望ましい形で使用
されるフッ素および水素の升は、このように小さなパー
センテイジよりもつと大きなものである。水素とフッ素
の合金量は例えば、１〜５％、あるいはそれ以上になる
と考えられる。このように形成された合金のエネルギー
ギャップにおける欠陥状態密度は、ダングリングボンド
やこれに似た欠陥状態を単に中和しただけのものより低
くなると考えられる。−これまでにも、ダイオードなど
整流型式のデバイスに利用するため、結晶質、非晶質を
含めているいろな半導体材料が提案されて来た。本出願
人に共同譲渡された係属出願中の米国特許出願用４５８
．９１９号に記載されており、またこの後にも詳述する
通り、本発明の分布形ダイオードアレーは、例えば上に
固定した出願の中に開示されているようなシリコンを含
む非晶質合金から形成される。本発明の分布形ダイオー
ドアレーは、本発明のフィールドプログラム可能なアレ
ーおよび平坦パネルディスプレーだけでなく、本発明の
ＲＯＭ。

ＥＥＦＲＯＭおよびＦＲＯＭデバイスにも使用する・こ
とができる。　。

これまでにもいろいろな記憶システムが提案されており
、それらはいくつかの型式に分類される。

その一つが直列型式で、記憶システムの中の情報が直列
式に獲得され、記憶中の情報の個々のビットを読み取る
読取り時間は、それがメモリのどこにあるかによって決
まる。この結果、メモリから情報を得る読取り時間が長
くなってしまう。このような型式のメモリシステムには
、謂るフロッピーディスクとか磁気的「バブルメモリ」
デバイスを含めた磁気テープや磁気ディスクを誉むメモ
リデバイスが含まれる。「バブル」型式のメモリデバイ
スの記憶情報は、メモリシステムの大きさを大幅に縮小
すると共にコストも下げ、高い情報記録密度を提供する
、すなわち情報のビットが記憶されるメモリ領域の隣接
するものの間で中心から中心才での距離が小さくなるが
、このような「バブル」システムは情報の直列読取りに
限られ、ストアされた情報を早く読出したり、ランダム
アクセスしたりはできない。

またこれまでは、Ｘ軸およびＹ軸導体め交差にトランジ
スタやキャノ（シタを含むランダムアクセスメモＩＪ（
ＲＡＭ）装置によって、短期間のデータ記憶が提供され
ていた。このような記憶装置は、２つある動作状態のど
ちらかにセットできる。これらの記憶装置は、かなり高
い記憶密度を提供する、すなわちメモリのロケーション
の中心から中心までの距離が小さくなる。このような装
置のもつ最大の欠点は、ストアされたデータを維持しよ
うとすれば、継続的に電圧を供給しておかねばならず、
揮発性であるという点にある。このような短輛間データ
記憶装置は、揮発性の高速読取り、書込みメモリシステ
ムであることが多いのである。

高速読取りの非揮発性メモリシステムは、固定記憶装置
（ＲＯＭ）であり、情報のビットの記憶用にＸ、Ｙアレ
ーに永久に開放した接点、または永久に閉鎖した接点を
有する半導体基板に形成されたトランジスタと整流器を
用いて（、Ｎる。どのようなＲＯＭシステムは一般に、
製造中にマスクプログラムされ、非揮発性である上に読
取り時間は速く、記憶密度も比較的高い。しかしながら
、ＲＯＭのもつ明らかな欠点は、記憶されたデータが変
更できないし、工場内で作らねばならない点にある。従
って、ＲＯＭ装置は用途毎に注文作成するのであり、そ
れにはデータプロセッサの基本的動作プログラムやその
他の変更されない情報の記憶すなわちストアリングが含
まれる。

もう一つ使用されるメモリシステムはプログラム可能な
固定記憶装置（ＦＲＯＭ）であり、これはユーザが一度
だけプログラムできて、その状態に維持されるものであ
る。ＦＲＯＭシステムは一旦プログラムされた後は、同
じ構成のＲＯＭシステムと同じ動作をすることになる。

最も普通に使われるＦＲＯＭシステムは、導体のＸ−Ｙ
マトリックスの交差ごとにヒユーズリンクを配置して組
込んでいる。情報の記憶（１０ロジツクまたはゼロのロ
ジック）は、ある所定のパターンでヒユーズリンクを溶
断することで獲得される。このヒユーズリンクは、クロ
スオーバ導体の間を垂直に延びるのではなく、単一の結
晶質基板上を横方向に延びており、その結果このような
ヒユーズリンクでは必然的に大きな面積が必要となる。

ヒユーズリンクを用いる標準的なメモリセルまたはメモ
リ領域の面積は、約１〜１．６１ｒＬεｔ２である。

プログラミング用にヒユーズリンクを溶断するのに必要
な電流はきわめて高いが、これはヒユーズリンクを完全
に溶断せねばならないのと、ヒユーズリンクの材料の導
電率が本来高いことによる。

標準的電流は５０ミリアンペアであり、必要な電力はほ
ぼ２５０〜４００ミリワツトである。また、基板上にデ
ポジットされた導体の小さな部分であるヒユーズリンク
の寸法は、完全かつプログラム可能な溶断を保証するた
めに正確なものでなければならない。これに関して、こ
のようなヒユーズリンクを製造するために必要な写真印
刷およびエツチングの技術では、ヒユーズリンクが非常
にきわどい許容差で作られることが必要となる。

ヒユーズリンク型式のＦＲＯＭ装置についてもう一つ大
きな問題は、溶断されたヒユーズの小さな間隙がその間
隙に隣接して残っている導体材料が拡散その他により累
積して閉塞して来る点にある。

ヒユーズリンク技術はまた、フィールドプログラム可能
なロジックアレー、冗長メモリアレー、ゲートアレー・
ダイ連けいアレーの中でも利用されて来た。フィールド
プログラム可能なロジックアレーが用いられるのは、集
積回路のユーザに対し、標準的な体積の大きい低コスト
ロジックアレーＪ−−−ｔｂ當Ｌｒ１に４缶か壮大Ｙレ
ル科箇ヨ二泗佑船鯵Ｈ級にふ偽＼ら、自由に選択できる
ようにするためである。このアレーを用いるとユーザは
、注文に合わせた回路より相痣低いコストで低コストア
レーをユーザの個々の用途に合わせてプログラムできる
。

これまでにはまた、ＥＥＦＲＯＭ　（’に気的に消去で
きるプログラム可能な固定記憶）装置に、メモリマトリ
′ツクスの上側Ｙ軸導体と下側Ｘ軸において、またこの
間に垂直に連結されているメモリ回路内で垂直に配置さ
れているメモリ領域またはセルを設けることも提案され
た。このような、ＥＥＰＲＯＭ　システムは、比較的高
い記憶密度を与える。このようなＥＥＰＲＯＭ　システ
ムの例が下記の特許に開示されている。

米国特許番号　特許権者 ３．５７１，８０９　’　Ｎｅ１ｓｏｎ３．５７３，７
５７　Ａｄａｍｓ ３．６２９，８６３　Ｎｅａｌｅ ３．６９９，５４３　Ｎｅａｌｅ 米国特許番号　特許権者 ３，８４６，７．６７　’Ｃｏｈｅｎ ３．８ε６，５７７　Ｂｕｃｋｌｅｙ ３．８７５，５６６　Ｈｅ１ｂｅｒｓ ３．８７７，０４９　Ｂｕｃｋｌｅｙ ３．９２２，６４８　Ｂｕｃｋｌｅｙ ３．９８０，５０５　Ｂｕｃｋｌｅｙ ４．１７７，４７５　ａｏｔｌｎｂｅｒｇ特に参照され
るのがＮｅａｌｅの米国特許第３．６９９，５４３号「
組合せフィルムにデポジットしたスイッチユニットと集
積回路」と、Ｈｏｌｍｂｅｒｇの米国特許第４，１７７
，４７５号、「電気的に変更可能な固定記憶用の高温非
晶質記憶装置」である。

これらの引用例で示すＥＥＦＲＯＭ　装置は、Ｘおよび
Ｙ軸導体のマトリックスを含んでおり、メモリ領域と絶
縁デノ々イスを含むメモリ回路は各々ツクロスオーバ点
に配置されて、クロスオーバ導体に対し全体的に垂直に
延びており、それにょって比較的高い記憶密度を与えて
いる。

このようなＥＥＦＲＯＭ　装置で用いられるメモリ領域
は一般に、テルルをベースとしたカルコゲン化物、より
明確には非晶質ゲルマニウムおよび　−テルルなどの非
晶質物質で形成されて来た。それ以外（どむしろ可逆性
の高いメモリ領域を有する材料として、全ゲルマニウム
とテルルをベースとするＧｅａＴｅｂ　が含まれる。こ
こでａは５〜７０原子パーセント、ｂは３０〜９５原子
／ぞ一セントである。これらの材料の中には、アンチモ
ン、ビスマス、ヒ素、イオウおよび／またはセレンなど
他の元素を、０から４０までいろいろな原子）ぐ−セン
トで含むものもある。

これまでに、メモリ領域またはセルと、直交導体の交差
において直列に連結される絶縁デバイスも知られていた
が、このような絶縁デ／署イスは一般に、単一の結晶質
シリコン基板の中にいろいろなＦ　、ｅント材料を拡散
して整流器、トランジスタ、あるいは例えばフィールド
効果トランジスタなどのＭＯＳデバイスを形成すること
によって形成されて来た。このような拡散方法には、水
平方向に間隔をあけたｘ−ｙ導体が必要となり、その結
果基板材料中にドープされた材料を横方向拡散すること
になる。結果的にこの種の記憶システムのセル記憶密度
は、水平金属ラインの数と、ドーパント材料の横方向拡
散の度合い、およびマスク整列に必要な誤りの余裕度に
よって制限さ、れていた。

これまでに、全薄膜ＥＥＰＲＯＭ　デバイスが提案され
ており、上で引用した米国特許第３．６２９，８６３号
に開示されている。米国特許第３．６２９，８６３号に
開示の全薄膜記憶回路は、デポソットフイルムの二方向
性しきい型式の絶縁デバイスを使用したものであった。

ここで開示されたデバイスは、各々の絶縁デバイス用に
ダイオードを使用したが、これは一方向性絶縁デバイス
であり、かつ一方向に高いインピーダンスのｐ−１−ｎ
配列をすることによって電流フローにアイソレーション
を与え、それによって非常に高いＯＦＦ抵抗を提供する
ダイオードである。

ｎ形、ｐ形どちらかの非晶質半導体フィルムを、逆にド
ープしたシリコンチップ基板上に真空デポジットするこ
とによりｐ−ｎ接合を形成することも提案された。この
点については、ｐ−”接合を有する薄膜トランジスタを
開示している米国特許第４，０６２，０３４号が参照で
きる。しかし、プログラム可能なアレーにｐ−１−ｎ絶
縁デノ々イスを形成するために、薄膜をデポジットした
非晶質半導体フィルムを用いることは、これまでに提案
されたことがない。

本発明は、基板の上面にデポジットされ、かつ基板の非
導電面に間隔をあけてデポ′ジットされた複数の第１ア
ドレスラインと、間隔をあけて形成された複数の第２ア
ドレスラインとから成る電子マトリックスアレーを提供
する。第２アドレスラインは第１アドレスラインとある
角度で交差し、かつこれから間隔をあけて配置されてお
り、複数の交差点を形成している。アレーにはさらに、
各々の交差点の間に選択手段が含まれていて、第１およ
び第２アドレスラインのそれぞれの対を通る選択可能な
電流通路を設定するようになっている。

各選択手段には、第１アドレスラインと第２アドレスラ
インの間の交差点に、半導体材料の素地が含まれており
、電流を伝導する有効断面面積は、アドレスラインの重
複して並置された共有面積により形成されるものより大
きくはない。

本発明はまた電子マトリックスアレーの作成方法も提供
する。その方法には、基板の非導電性表面上に第１アド
レスラインを間隔をあけてデポジットする段階と、第１
アドレスラインと基板上面に半導体材料をデポジットし
て第１アドレスラインと基板の上に連続的な選択手段構
造を形成する段階と、その後連続的選択手段構造上の、
第１アドレスラインおよび基板と反対の側に、複数の第
２導電性アドレスラインを間隔をあけて形成する段階と
から成り、間隔をあけて配置された第２アドレスライン
は前記第１アドレスラインからある角度で交差して、そ
れと共に複数の隔離された交差点を形成している。

アイソレーションを与えるための代替法として、連続的
ダイオード構造の導電性を複数の第１アドレスラインの
間および第２アドレスラインの間の選択した範囲におい
て変更して、複数の第１および第２アドレスラインの間
の前記交差点に複数の電気的に絶縁された選択デバイス
を形成することもできる。そのアイソレーションを有効
にするため、その選択手段構造の半導体材料を選択され
た範囲で酸化するか、あるいは選択手段構造の半導体材
料を選択された範囲で一部除去することによって、選択
手段槽゛造の導電率を変更するのが望ましい。比較的小
さいアレーについては、薄い非晶質シリコンフィルムの
横方向導電率が十分に小さいため、クロスオー７９間の
絶縁を良くするために何もする必要はない。

選択手段の半導体素地は、非晶質シリコン合金から形成
されたダイオード手段を形成するのが望ましく、また真
性領域を含み、その真性領域の相対するそれぞれの側の
真性頭載と第１および第２アドレスラインとの間に１対
のドープ領域を含んでいる。

ＲＯＭ、ＦＲＯＭまたはフィールドプログラム可能なア
レーを形成するためには、実質的に非導電性の正規状態
と実質的に再設定不可能な比較的導電性の高い設定可能
状態を有する設定可能材料の層を、選択手段と複数のア
ドレスラインの何れか１つとの間に含ませると良い。こ
の設定可能な材料は、真性非晶質シリコン合金かカルコ
ゲン化物のどちらかから成るのが良い。

ＥＥＰＲＯＭ　アレーを形成するためには、実質的に非
導電性状態と比較的高い導電性状態を有する再設定可能
な材料の層を、選択手段と複数のアドレスラインの１つ
との間にはさめば良く、その中で再設定可能な材料はそ
れらの状態の間で設定再設定可能となる。この再設定可
能な材料は、カルコゲン化物を含むのが望ましい。

平坦ノｑネルディスプレーもまた、ダイオード手段の上
に液晶材料の層を設け、選択されたアドレスラインを電
極として利用して、液晶材料を横切る電界を与えること
によって形成できる。

感光アレーもまた、酸化スズインジウムなど、透明導体
から同一複数のアドレスラインを形成し、クロスオーバ
のダイオードを形成する非晶質シリコン層の光導電特性
を利用することによって形成できる。

第１図を参照すると、本発明を実施する電子マトリック
スアレー３０が示されている。アレーＩハ全体として、
複数の第１導電性アドレスライン３２、複数の第２アド
レスライン３４、そしてアドレスライン３２と３４の間
にはダイオード３６の形をとる複数の選択デバイスを含
んでいる。複数の第１および第２アドレスラインはある
角度で交差し、ダイオード３６の分の間隔があけられて
いて、複数の交差点を形成している。図示のものでは、
第１アドレスラインと第２アドレスラインが直交関係に
あり、９ｏｏ　の角度で交差して゛いる。

やはり図から分かるように、アドレスラインはプラチナ
やアルミニウムのような導電性材料を平行に間隔をあけ
て配置した帯から形成されている。

各交差点の間にはダイオード３６がある。ダイオードは
半導体材料の本体を含み、本発明によれば非晶質シリコ
ン合金から形成されるのが望ましい。

より詳細に言うと、また第２〜５図に関連しても説明す
ることになるが、ダイオードはｐ−１−ｎダイオード構
成を形成する非晶質シリコン合金から成るのが望ましい
。

選択デバイス、すなわちダイオード３６は図示の通り、
直交関係にある溝またはチャネル３８、あるいは非導電
性領域３９により分離されている。

後述するように、溝またはチャネル３８は、非晶質シリ
コン合金をアドレスライン３４が露出したままにした領
域でエツチングすることによって形成される。非導電性
の領域３９はアドレスライン３２の形成前あるいは形成
後に、例えば意図するアドレスライン３２の領域の導電
性を増強するか、意図する非導電性領域３９の導電性を
減少するか、あるいはその両方を行なうことによって形
成される。このことが、ダイオード間に電気的絶縁を与
えるのを助ける。しかし、非晶質シリコンは横方向の導
電性が比較的低いため、このようなチャネル、溝、ある
いは領域といったものは全ての用途に必要とは限らない
かも知れない。但し、アドレスライン３２と３４がダイ
オードをその間にはさんでクロスオーバしている事実を
考えると、非晶質シリコン合金の横方向導電性が限られ
たものであること、あるいはダイオードがチャネルまた
は溝３８、または領域３９によって物理的に分離されて
いることのどちらかの理由で、そのダイオードの電流導
電有効断面積は、アドレスラインのもつ重合して並置さ
れた共通の基板範囲によって形成されるのである。

以下余白 第２ＡＱＳＡ図と第２Ｂ〜５Ｂ図は、第１図のダイオー
ドマトリックスアレーの製造過程を示す。

第２Ａ図と２Ｂ図で分かるように、導電性材料のフィル
ム４１が、導電性基板４２の上にある絶縁性才たは非導
電性フィルム４３の上にデポジットされる。絶縁性また
は非導電性フィルム４３は例えば導電性基質である基板
４２をアト９レスライン３２から絶縁すると共に、ダイ
オード９の構造に滑らかな表面を与えている。この非導
電性フィルム４３は有機重合体または無機質材料で良く
、また誘電絶縁物でも良い。一般に導電性材料４１は、
アルミニウムか、多数電荷キャリヤの分布が高い。

あるいは導電性強化用添加物の密度が高い非晶質半導体
をデポジットしたものである。第３Ａ図と３Ｂ図に示さ
れているように、比較的導電性の高い材料と比較的導電
性の低い材料とがはさみ込みされた領域がフィルムの中
に形成されており、そうして第１７ト９レスライン３２
と非導電体領域３９゜すなわち誘電体、非導電体、ある
いは半導体の領域を形成している。

絶縁体フィルム４３の上にデポジットされるフィルム４
１が、アルミニウムまたは多数電荷キャリアの分布度の
高い非晶質半導体をデポジットしたものなど、導電性の
ものである時、意図する導電領域３２をマスクすると共
ｌこ意図する非導電領域３９を酸化して１例えばアルミ
ニウムをはさみ込んだ領域３２と酸化アルミニウムをは
さみ込んだ領域３９、または多数電荷キャリヤの分布度
が高いか導電性強化用添付物を有する非晶質シリコンを
デポジットしたものをはさみ込んだ領域３２と二酸化シ
リコンをはさみ込んだ領域３９を形成することによって
、導電性の低い領域あるいは非導電性の領域すらも形成
することができる。

絶縁体フィルムの上にデポジットされるフィルム４１が
、非晶質真性半導体をデポジットしたもののように、半
導性または非導電性であるとき、例えば分布度の高い多
数電荷キャリヤをその中に導入するとか、非晶質材料の
領域を導電性とするアルミニウムなどの添加物を導入す
ることで意図する高導電領域３２の導電率を高めること
によって、高導電性領域３２が低導電性領域３９の間に
はさみ込まれてフィルム４１内に形成できる。

あるいはまた、フィルム４１は高導電状態と非導電状態
の間で実質的に設定可能であり再設定不可能な材料で形
成しても良い。フィルム４１は、例えば可干渉性化学線
放射により比較的導電性の高い領域３２と比較的導電性
の低い領域３９とに設定できる。

さらに別の実施例によれば、非導電性フィルム４３は、
当該フィルムの中に導体または導電性材料を拡散するこ
とによって、比較的導電性の高い領域３２と比較的導電
性の低い領域３９とに変換できる。例えば、ノぞターン
化したマスクを通して非晶質シリコンフィルム４３の中
にアルミニウム蒸気を拡散して、そうすることで非導電
性材料３９の中にその間にはさみ込むように導電チャネ
ル３２のパターンを形成することができる。このように
して、非晶質シリコンの中にほぼ１ｏ原子パーセントの
アルミニウム蒸気を拡散して、金属的導電性をもつチャ
ネルが提供される。

さらに別の実施例によれば、アドレスラインを非導電性
フィルム４３または非導電性基板４２の上に直接デポジ
ットしても良く、あるいはアドレスラインを非導電性フ
ィルム４３または非導電性基板４２の中に直接拡散して
も良く、そうすると、フィルム４１の付加は省略するこ
とができる。デポジションあるいは拡散は、マスク手段
、あるいは焦点合わせするかプログラムした可干渉性放
射を通じて実行することができる。

はさみ込まれた比較的導電率の高いアドレスライン３２
と、比較的導電率の低い絶縁性または非導電性領域３９
とのパターンは、基板４２上の絶縁フィルム４３の上に
デポジットされているように図示されているが、基板４
２そのものが例えば有機重合体なａの絶縁物であっても
良いのである。

基板４２が絶縁体である時、アドレス手段３２を直接基
板４２上にデポジットして、絶縁フィルム４３を省略す
ることができる。

アドレスラインは非導電フィルム４３の上に形成するか
、あるいは隣接する非導電領域３９なしで非導電基板４
２上に直接形成することができる。

非導電領域３９が省かれたとき、非導電フィルム４３ま
たは拡散ダイオードの非晶質半導体材料４０のどちらか
が、隣接するアドレスライン３２の間に水平方向の分離
および絶縁を提供することができる。

第４Ａ図と４Ｂ図から分かるように、その後に非晶質シ
リコン合金のｐ−ｉｎ選択またはダイオード９構造４０
が、第１アドレスライン３２と非導電体３９との上に形
成される。選択手段構造４０は、Ｐ形の非晶質シリコン
合金領域４０ａと、真性非晶質シリコン合金領域４０ｂ
と、ｎ形の非晶質シリコン合金領域４０ｃとから成るの
が望ましい。

非晶質シリコン合金は広範囲の基板上に多重層としてデ
ポジットされて、このような構造を高容量の連続的処理
システムに形成することができる。

この種の連続的処理システムについては、例えば係属特
許出願で１９８０年５月１９日出願の出願番号用１５１
，３０１号、［Ｐドープしたシリコンフィルムの製造方
法とそれから作られるデバイス」、および１９８１年３
月１６日付出願番号第２４４，３８６号、「非晶質半導
体材料をデポジットするための連続的システム」、１９
８１年９月２８日付出願番−Ｑ［ａ　０６，１４６号、
「多重室デポジションと絶縁のシステムおよび方法」、
そして１９８２年３月１９日付出願番号第３５９，８２
５号、「タンデム非晶質光電池を連続的に製造するため
の方法と装置」の中に開示されている。本明細書中にも
参考のためとり入れられているこれらの出願の中に開示
している通り、例えばステンレス鋼で形成された基板は
、各室毎に特定の材料のデポジションを行なうようにな
っている一連のデポジション室を通過して、前進するこ
とができる。

ｐ−１−ｎ形構成を作る際には、１つのデポジション室
のシステムを）Ｚツチ処理用に用いて良いし、また望ま
しくは複数の室のシステムを用いて、第１室はＰ形弁晶
質シリコン合金のデポジション用、第２室は真性非晶質
シリコン合金用、第３室はｎ形弁晶質シリコン合金のデ
ｙｌ）ショ〉用に使用しても良い。各々のデポジットさ
れた合金、特に真性合金は高い純度のものでなければい
けないため、真性デポジション室のデポジション環境は
、他の室の中にある望ましからざるドーピング成分から
隔離されて％　ｒ−ピング成分が真性室の中に拡散する
のを防止するようにするのが望ましい。

先に挙げた特許出願においては、システムは主として光
電池の生産に関わっており、室と室の間の隔離はガスゲ
ートにより達成されていて、そこを通って一方向性のガ
ス流が確立され、またそこを通って不活性ガスが基板材
料のウェブ周辺に［吹き流しｊできる。

先に言及した特許出願においては、広−面積連続基板の
上に非晶質シリコン合金材料をデポジットするのは、プ
ロセスガスのグロー放電分解により達成されている。こ
れらのプロセスの中でも、非晶質半導体の連続生産用に
は、無線周波数エネルギーのグロー放電プロセスが適当
であることが分かつており、その半導体は主として光起
電デバイスとして使用されて来た。また、非晶質半導体
合金とデバイスを作成するための改良された方法も。

新たに発見されている。このプロセスは１９８２年９月
２４日出願の同時係属出願第４２３，４２４号、［マイ
クロ波を用いる非晶質半導体合金とデノＺイスの作成方
法」の中に開示されている。Ｃ＝のプロセスは、マイク
ロ波エネルギーを利用し°Ｃ反応ガスを分解し、改良さ
れた非晶゛買手導体材料のデポジションを生じるもので
ある。このプロセスでは、デポジション速度と供給され
る反応ガスの利用率が実質的に向上する。マイクロ波グ
ロー放電プロセスはまた、１９８２年１１月１２日出願
の係属出願中の第４４１．２８．０号、「光起電デバイ
ス製造用の改装された装置」の中に開示されているよう
な、デバイスの大量生産に利用できると共に、１９８２
年１０月１８日付出願第４３５，０６８号、「マイクロ
波エネルギーを使用する成層非晶質半導体合金の作成方
法および装置」にも開示されているような成層構造を作
るためにも利用できる。

第５Ａ図と５Ｂ図に示されているように、第１アドレス
ライン３２と非導電体３９の上にｐ−１−ｎ非晶質シリ
コン合金構造４０が形成された後。

そこから複数の第２アドレスラインが形成されることに
なる導電性材料の最上層が、選択手段またはダイオード
構造４０の上に形成される。ライン３４は、例えば当業
者には周知である従来の写真印刷技術によって、平行な
帯状に形成することができる。

第５Ａ図と５Ｂ図に示されているのはその結果得られる
構造であり、多くの用途に使用でき、またそれ自身でも
いろいろな用途に使用できるデバイスを表わしている。

これは、ダイオード構造を含む非晶質シリコン合金の横
方向導電性が限られていることによる。

さらに電気的絶縁が望まれるような場合、このような絶
縁はｇ６Ａ図と６Ｂ図ζこ示すように獲得できる。＠６
Ａおよび６Ｂ図では、非晶質シリコンダイオード構造４
０がエツチングされて、アドレスライン３４により露出
して残された範囲にチャネルまたは溝３８を形成する。

その結果、アト。

レスライン３４はエツチング動作の間マスクとして使用
できる。非晶質シリコン合金ダイオ−ｒ構造４０は、必
ずしも貫通してエツチングする必要はない。多くの場合
、ドープしたｐ形およびｎ影領域のみエツチングするだ
けで良いが、それはこれらの領域の導電率が真性領域よ
り高いことによる。

図示はされていないが、エツチング行程の抜溝またはチ
ャネル３８の中にポツティングコンパウンドを注入して
も良い。このことは、完成デバイスの構造的な完全性を
増すために行なわれる。あるいはまた、ダイオード構造
を別の非導電性基板に取付けて、構造的完全性を与える
こともできる。

第６Ａ図と６Ｂ図に示したエツチング動作の代替法とし
て、アドレスライン３４によすｊＫ出して残された選択
範囲において非晶質シリコン合金ダイオード構造を酸化
することによってもダイオード９３６間の電気的絶縁を
与えることができる。このことはアドレスラインをマス
クとして使用し。

酸素を非晶質シリコン合金の選択範囲の中に吹き込むか
、構造全体を高温の酸化環境にさらすかによって達成す
ることができる。その結果得られるデバイスは１選択さ
れた範囲の中に酸化された領域４４を含むことになる。

ダイオード間に付加的な電気的絶縁を与えるためにエツ
チング行程と酸化行程のどちらが使用されても、選択さ
れた範囲におけるダイオード構造の導電率は減少する方
向で変更され、それによってダイオ−ｒ３６間の電気的
絶縁性を増す。

本発明によると、分布形電子ダイオード９マトリックス
アレーが広範囲の基板に形成されるだけでなく、その記
憶密度も使用するリトグラフィーの大きさに関係なく、
先行技術の構造を大きく上回るものとなる。ダイオード
マトリックスを製造する上でリトグラフィ一段階は２つ
しか必要なく、そのうち１つはアドレスライン３４の第
２の組を形成する上で必要なものであるために、この結
果が生まれる。その後、第２組のアドレスライン３４そ
のものが、その後の処理用のマスクとして使用できる。

また、選択構造またはダイオード構造４０を、多結晶質
材料から形成することもできる。このことは、非晶質シ
リコン合金を多結晶質シリコン合金に変換する温度で複
数の第１ア）ｌ＠Ｌ／スラインを形成する前に、選択手
段構造４０を焼なましすることによって達成できる。例
えば１選択構造が当初非晶質シリコン・水素合金から成
る場合、これを多結晶質に変換するには、６５０℃で１
時間焼なましすれば良い。当初非晶質シリコン・フッ素
合金から成る場合は、５５０℃で１時間焼なましすれば
良い。このことは、この後述べるどの実施態様に対して
も行なうことができる。

さらに、複数の第１アＦレスラインが酸化スズインジウ
ムなどの透明の導体から形成される場合、ｐ−１−ｎダ
イオード９構造の光導電特性を有利に使用できる。ｐ−
１−ｎダイオードは光起電特性を有することから、ダイ
オード９マトリツクスは、例えば選択されたダイオード
の上に光を当てることをこよってデータ入力端末として
使用できる。その結果、電流中の検出可能な変化が、選
択された第１および第２アト９レスラインのそれぞれの
対を通って流れることになる。この電流の変化は、検出
された後、データ入力用に使用することができる。

次に第′８図を参照すると、電子マトリックスアレー５
０が示されているが、これはＲＯＭ、ＦＲＯＭ。

またはＥＥＰＲＯＭアレーであったり、あるいは意図す
る使用法によっては、本発明によるフィールドプログラ
ム可能な論理アレーであったりする。

第８図の電子マトリックスアレー５０はデバイスのメモ
リーセルの選択またはアドレスを容易にするため、第１
図のダイオードマｌ−ＩＪラックス使用している。その
ため、このアレー５０で第１図のアレー３０と共通に有
している要素については、対応する参照符号を付した。

より詳細に述べると、アレーは複数の第１アトＬ／７．
ライン３２．複数の第２アドレスライン３４、第１およ
び第２アドレスライン３２と３４のクロスオーバ点にあ
る複数の選択デバイスまたはダイオ−１３６を含んでい
る。さらにアレー５０はダイオ−）”３６（！：何れか
の複数アドレスライン、ここでは第２アドレスライン３
４との間に設定可能か再設定可能な材料の層５２を含ん
でいる。最後に、先に述べた付加的な電気的絶縁を与え
るため、チャネルまたは溝３８と非導電領域３９とが備
えられる。

以下でより詳細に説明される通り、層５２が実質的に非
導電性の正規状態と、実質的に設定不可能で比較的導電
率の高い設定可能状態とを有する設定可能な材料から形
成されている時、アレーはＲＯＭ％Ｐ　Ｒ，ＯＭ、また
はフィールド９プログラム可能な論理アレーのどれでも
良い。層５２が実質的に非導電状態と比較的導電率の高
い状態とを有し、それらの状態の間で設定可能でありか
つ再設定可能な、再設定可能材料から形成されている場
合、アレーはＥＥＰＲＯＭアレーから成る。

第９Ａから１２Ｂ図は、第８図のアレー５０が本発明に
従って製造される方法を示している。第９Ａおよび９Ｂ
図は、第１組のアドレスライン３２を含むダイオ−ｒ構
造４０が、先に述べたような非導電性基板４２上にまず
形成されることを示している。次に、第１ＯＡおよびＩ
ＯＢ図に示されるように、ダイオード構造４０の上から
設定可能な材料か再設定可能な材料５２がデポジットさ
れる。その後第２アドレスライン３４が、第１１Ａおよ
びＩＩＥ図に示されるように、先に述べたような方法で
設定可能または再設定可能な材料５２の上から形成され
る。前のように、第１アト９レスラインと第２アドレス
ラインはそれらがある角度で交差して複数の交差点を形
成するように形成さする。最後に、第１２Ａおよび１２
Ｂ図に示されるように、非晶質シリコン合金と設定可能
または再設定可能な材料が、アドレスラインをマスクと
しながらエツチングされて、チャネルまたは溝３８とそ
れと直列にメモリ材料５２を有するダイオ−Ｐ本体３６
を形成する。

層５２を形成できる設定可能な材料として望才しいもの
の一つに５ｉ５ｏＣ５０がある。この材料で作ったメモ
リセルは、実質的に不可逆である、すなわち実質的に再
設定不可能である。このセル材料の最高処理温度は５０
０℃までであり、号高貯蔵温度は２００℃からほぼ４０
０℃までである。この材料で作ったデバイスは、８ボル
トのしきい電圧をもつことができる。ＳＥＴ抵抗は５０
０オーム以下、ＯＦＦ抵抗は１０　オームまでとなり得
る。

グロー放電またはプラズマデポジション技術により作ら
れたシリコン合金は、５ｉ５０Ｃ５０材料に似た特性お
よび属性をもつ。このような材料の−つがシリコンが９
５〜ｉｏｏ＠子パーセントで酸素が５〜Ｏ原子パーセン
トのシリコン・酸素材料であり、望ましいものの一つに
５ｉ９５ｏ５がある。

その他の材料才たは合金も、シラン、三フフ化シリコン
・水素などの化合ガスから形成することができる。

層５２を形成する際、非晶質位相変化材料をダイオード
９構造４０の上に、所望の厚さにデポジットする。デポ
ジション技術については、前述の米国特許第４，２１７
，３７４号と第４，２２６，８９８号に記載のもので良
い。デポジションプロセスの適例の一つとして、およそ
１対１の比率でアルビンガスなどの希釈剤を含むことの
できる５ＩＨ４からのプラズマデポジションが挙げられ
る。デポジション中、基板４２は約１５０℃またはそれ
以下に加熱される。

５００ないし２０００オングストロームの設定可能な材
料が約３０キロヘルツの動作周波数でデポジットされ、
約８００オングストロームで８ボルトのしきい電圧を生
む。膚５２の厚さを変化することによって、位相変化材
料を導電状態に設定するのに必要なしきい電圧が変化す
る。

上述の材料または合金は、安定した導電率の高い状態と
安定した非導電率の高い状態を有するセルまたはメモリ
領域の材料を提供するものである。

非導電状態は、所定のしきい値レイルを超えるセル領域
の両端で電流制限した電圧、６ルスまたは電圧制限した
電流・ぞルスを印加することによって、実質的に再設定
不可能な方法で安定した高導電性の状態に切換えること
ができる。例え印加される電圧または電流がなくても、
またあらゆる動作条件の下で、セルは高度の導電状態の
ま積残る。

層５２が再設定可能な材料であるとき、メモリ材料は高
度の導電状態か高度の非導電状態に設定できる可逆的な
位相変化材料から成る。より詳細ｔこ言うと、当初非晶
質であって、設定電圧および電流により結晶質導電状態
に変えることができ。

その後再設定電圧および電流により非晶質絶縁体状態に
再設定できる材料から１層５２が形成されている。この
再設定可能な材料の好適例とされるものの一つに、Ｇｅ
２ｏＴｅｅｏのようにゲルマニウムとテルルを含むもの
がある。この材料は１０周期までと良好な可逆性を有し
、最高貯蔵温度は１００℃、しきい電圧は８ポルｌ−、
ＳＥＴ抵抗は３００オームで、ＯＦＦ抵抗（１７５℃で
の）がほぼ１０　オームである。このような材料を用い
る鴨合、モリブデンの薄いノＺリヤ層をまず、ダイオー
ド９構造４０の上から例えば蒸着によってデポジットし
て、移動を防ぐことができる。

先（ども言及した通り、層５２の形成？こ設定可能な材
料が使われる場合、ＲＯＭまたはＦＲＯＭデバイスを結
果として得る。選択された個別メモリセルは１選択式〇
′ｉ４１および第２アト９レスラインのそれぞれの対に
、必要なしきい電圧と電流を印加することによって設定
できる。一旦設定されたメモリセルの再設定はできない
。結局、設定可能な材料を用いる場合、最終ユーザがプ
ログラミングを行なうときＦＲＯＭＲＯＭアレー、最終
ユーザの受領以前にアレーのプログラムがされるならＲ
ＯＭアレーとなるのである。

再設定可能な材料がｌＮ５２に使用される場合は、結果
的にＥＥＰＲＯＭアレーとなる。このようなアレーは、
一旦プログラムされると、プログラムし直しはできない
。

第８図のアレー５０も、フィールドプログラム可能な論
理アレーとして使用できる。層５２に設定可能な材料が
使われている時は、アレー５０をその目的で使用するの
が望ましい。再設定可能な、または設定可能な材料の層
５２があってもなくても、ダイオードそのものは必要に
応じ、溶断されて両方向通電路を形成するか、開路され
る。ダイオード９は１例えば大きな電流を選択されたア
ト９しスラインの対に与えてそのダイオードを局部的ｔ
こ結晶化温度を超える温度まで加熱することによって、
溶断されて通電路を形成することができる。

こうして通電路を電気的にプログラミングするのである
。選択されたダイオード９は、そのダイオードに関連す
るアト９レスラインの対にさらに大きな電流を流すこと
によって、開路することができる。

この電流は、ダイオードを形成している非晶質シリコン
合金を、その材料が局部的に気化されてこれを開路する
温度まで局部的に加熱できるだけのものでなければなら
ない。結局、本発明によるとフィールド９プログラム可
能な論理アレーも獲得できるのである。

次に第１３図を参照すると１本発明を実施する別の電子
マトリックスアレー６０が示されており、それは使用さ
れるメモリの材料と、メモリセルおよびダイオード９を
プログラムする方法により、ＲＯＭ、ＦＲＯＭ、または
ＥＥＰＲＯＭアレー、あるいはフィールドプログラム可
能な論理アレーであり得る。アレー６０は第１複数アド
レスライン３２と、第２複数アト９レスライン３４と、
アト９レスライン３２と３４の交差点にある複数のダイ
オ−Ｆ３６とを含んでいる。アレー６０もまた、交差点
により決定される範囲内に、設定可能なまたは再設定可
能な材料でできた複数の個別層６２を含んでいる。ここ
でも、個別層６２は先に述べた理由により、トランスジ
ューサ材料からも形成できる。

アレー６０の製造方法が第１４〜１６図に示されている
。まず、望ましくはｐ−１−ｎ構成のダイオード９構造
４０が、前述のような方法でアト９レスライン３２をそ
の上にデポジットするか、あるいはその中に拡散してい
る基板４２の上に形成される。次に第１５Ａおよび１５
Ｂ図に示すように、メモリ材料が個別層６２の、後にク
ロスオーバ点により決定される範囲内ｌζ入る範囲にデ
ポジットされる。これは例えば、従来のマスキング技術
および写真印刷技術によって行なうことができる。

その復温１６Ａおよび１６Ｂ図に示されるように。

複数の第２アト９レスライン３４が、メモリ材料の個別
層６２とダイオード９構造４０の上から形成される。

付加的な電気的絶縁が欲しい時、非晶質シリコン合金の
露出されたままになっている範囲を先に述べたようにエ
ツチングするか、あるいは前述のように酸化しても良い
。こうすると酸化された範囲はダイオード９３６の間で
の電気的絶縁を強める。

分布形ダイオードアレ７と前述の製造技術を用いると、
これに所望の形状に頂部の導体を形成してディスプレー
電極を形成する技術を付は加えて、平担・ぞネルディス
プレーが製造できる。第１７図はその型式の水平液晶セ
ル構造７０を示している。

第１７図ではそのようなセルを１つだけ示しているが、
平担パネルディスプレーを形成するにはそのようなセル
が数多く作られることを理解すべきである。

セルフ０は頂部導体７２．７４と底部導体７６゜７８．
８０と複数のダイオード体８２　、８４　、８６゜８８
．９０．９２と１対のディスプレー電極９４゜９６を含
み、電極９４はダイオード９体８６と８８の直接上にあ
り、電極９６は導体７２の上に形成されている。図から
分かるように、頂部導体７２と７４は実質的に平行であ
る。これらの導体は底部導体７６．７８．８０と交差す
ると共に、それと間隔をあけており、複数の交差点を形
成している。これらの交差点の中の導体と導体の間にダ
イオード９体８２，８４，９０．９２がある。電極９４
もまた導体７８と８０に交差していて１対の交差点を形
成し、その中にダイオード体８６と８８が配置されてい
る。ダイオード９８２，９０．９２は開路されており、
ダイオード体８８は導電率の高い状態に溶断されている
。ダイオード９８４と８６はそのままダイオ−ｒとして
機能するように残されている。

図面をあまり混乱させないようにとの配慮から図示しな
いが、液晶材料のような光の影響する材料が電極９４と
９６の間に含まれている。「光の影響する材料」という
用語は、光を発するとか、材料から反射されるか材料を
通って送られて来る光の照度、位相才たは極性を選択的
に変化させるために用いられる材料を意味している。液
晶材料は、このような特性をもつ唯一のものである。液
晶を設定するために、導体７２と８０が励磁される。液
晶を再設定するには、導体７２と７４が励磁される。

第１７図の構造の製造は１例えば第１４Ａおよび１４Ｂ
図に示されているように、選択手段またはダイオード９
構造を基板の上にデポジットすることから始めることが
できる。その後、図示の配置で頂部導体と電極かダイオ
ード構造の上にデポジットされる。その後、基板がエツ
チングされて底部導体７す、７８．８０を形成する。次
に、導体および電極により露出されたままになっている
範囲の非晶質シリコンが、導体と電極をマスクとしなが
らエツチングされる。ダイオ−ｒｓ２，９ｏ。

９２はその後、ダイオード９を形成している材料を気化
し得るだけの電流を流すことによって開路される。最後
に液晶材料が電極９４と９６の間屹導入される。ディス
プレーセルフ０の構成図が第１７Ａ図１こ示される。

ダイオード体と導体の間にある空間領域にポッテインダ
用コンパウンド９を充てんしたい場合もあろう。こうす
ると、セルフ０の構造的完全性がさらに加わることにな
る。

広面積の基板とダイオード９ｓ造が始発材料として使わ
れることから、本発明によると広面積の平担／ぞネルで
イスプレーができることが理解されるであろう。才な、
デバイス作成のために行なう必要のある印刷ステップが
比較的少ないために、小さなセル、ひいてはより大きな
記憶密度と分解能を獲得することができる。

第１８図は、本発明を実施する別の平担パネルディスプ
レーの液晶セル１００を示している。このセルは垂直セ
ルであり、比較的面積の大きな頂部電極１０２を含む。

セル１００はまた、頂部導体１０４’　、　１０６と底
部導体１０８，１１０゜１１２も含んでいる。導体１０
８と１１０は導体１０４の下を交差して１対の交差点を
形成し、その中にダイオード９体１１６と１１８を有し
ている。

導体１０８と１１０は電極１０２の下も通過している。

導体１０８と１１２が電極１０２と重合した表面領域で
は、その間にダイオード体１２４と１２６が含まれる。

同様に導体１１２と１０８も導体１０６の下を交差して
もう１対の交差点を形成し、その中にダイオード体体１
２８と１３０を有）°る。最後に、ダイオード体１２０
と１２２が電極１０２と導体１１２の間にある。ダイオ
ード体１１６と１３０は短絡されており、グイオート９
体１２４．１２６，１２０，１２２はそのままダイオー
ドとして機能する。

図面をいたずらｌこ複雑にしないよう、図示しないが、
電極１０２の上に液晶材料がデポジットされており、透
明の導体がその液晶材料を覆っている。透明導体は同相
電位のソースに連結されることになろう。ダイオード１
２４と１２６はＡＮＤゲートを形成している。セルが励
磁されると、正の電圧が導体１’０４と１０８に印加さ
れる。セルを再設定するには、導体１０４と１０８のど
ちらか１つを大Ｍ１電位または負の電圧に連結する。

セル１００は１例えば第１４Ａおよび１４Ｂ図に示され
ているように、基板上のアト９レスラインの上からデポ
ジットされたダイオード９構凌を起点として製造される
。次に頂部導体１０４と１０６と電極１０２が、図示の
ように所望の配置でダイオーＦ構造の上にデポジットさ
れる。その後、導体と電極によって露出されたままにな
っている範囲の非晶質シリコンダイオ−ｒ構造がエツチ
ングされて、ダイオード９体を形成する。その後、ダイ
オード１１６と１３０は、当該ダイオ−ｒを形成してい
る非晶質シリコンの局部領域を気化してこれを開路でき
るだけの電流をダイオードに通すことによって、開路さ
れる。ダイオード９体１１０と１２８は、当該ダイオー
ド体を形成している非晶質シリコンを、材料を結晶化し
た温度まで加熱できるだけの電流を通すことによって、
短絡される。

最後に、電極１０２の上から液晶材料を付は加えて、同
相電極を液晶材料の上から付は加える。セルの下にある
空間は、必要に応じてボッティングコンパウンドを用い
て充てんし、セルの物理的な完全性を高めても良い。こ
こでも了解すべきことは、単一の広面積基板の上で多数
のセルが同時ｉこ処理されるのであり、ここでは図解上
の理由からセル１つのみに限って図示、説明したという
ことである。セル１００の線図を第１８Ａ図に示す。

以上の説明から、本発明に関する多くの変更および変形
が明らかになるであろう。例えば、非晶質シリコンダイ
オード体は数多くの寸法および形状をとりうるし、また
ｎ−１−ｐ構成とすることもできる。また多重ｐ−１−
ｎ構造を縦列式にデポジットして、多重ダイオード９構
造を形成することもできる。導体を何層か、それぞれ薄
膜半導体材料で分離してデポジットすると、多くのしは
ルの電気的に連けい可能でプログラム可能なダイオード
セルを有する多重しは層構造が形成される。

多重ダイオード構造は、動作電圧と電流の要件ｌこよっ
て必要となることもあろうし、多重しはルダイオート９
構造は、最大ゲートまたはビット密度と最小連けい回路
長に対し要求されるものである。

「非晶質」という用語は１例えそれが短い、あるいは中
間的規律をもつことがあったり、時ｌこは結晶質の含有
物があったとしても、不規則の範囲の長い合金または材
料を意味する。従って、本発明は特許請求の範囲に明記
した範囲の中で、ここに特定的に説明した以外に実施で
きるものと理解されるべきである。

【図面の簡単な説明】

第１図は、本発明を実施する電子マトリックスアレーの
部分斜視図、ｊ％２Ａ〜６Ａ図は、第１図のマ）　ＩＪ
ラックスレーを本発明により製造するいろいろな段階を
示す部分的側面図、第２Ｂ〜６Ｂ図は、やはり第１図の
マトリックスアレーのいろいろな製造過程を示すが、＠
　２　Ａ〜５Ａ図のそれぞれ対応する図に対し垂直な基
準フレームから見た部分的側面図、第７Ａおよび７Ｂ図
はそれぞれ、マトリックスアレーのダイオードを絶縁す
る代替法を示す第６Ａおよび６Ｂ図に類似の部分的側面
図。 第８図は、本発明を実施する別の電子マトリックスアレ
ーの部分斜視図。 ｍ９Ａ〜１２Ａ図は１本発明による第８図のマトリック
スアレーのいろいろな製造過程を示す部分的側面図、 第９Ｂ〜１２Ｂ図は、第９Ａ〜１２Ａ図のそれぞれ対応
する図に対し垂直な基準フレームから見たやはり第８図
のマｌ−ＩＪラックスレーの部分側同図、 第１３図は１本発明を実施する別の電子マトリックスア
レーの部分斜視図。 第１４Ａ−１６Ａ図は、第１３図のマトリックスアレー
のいろいろな製造過程を示す部分側面図、第１４Ｂ〜１
６Ｂ図は、第１４Ａ〜１６Ａ図のそれぞれ対応する図に
対し垂直な基準フレームから見たやはり第１３図のマト
リックスアレーのいプレーの部分斜視図、 ディスプレーの部分斜視図、 第１８８図は、第１んの平担ノぞネノげイスシレーの等
価回路の構成図である。 、　３０，５０．６０・・・・・・電子マトリックスア
レー、３２・・・・・・第１アドレスライン、３４・・
・・・・第２アト９レスライン、３６・・・・・・選択
デバイス（ダイオード）３８・・・・・・溝またはチャ
ネル、３９・・・・・・非導電領域。 ４１・・・・・・導電性フィルム、４２・・・・・・非
導電性基板、４３・・・・・・非導電性フィルム、６２
・・・・・・個別層、７０・・・・・・水平液晶セル、
７２，７４，１０４，１０６・・・・・・導体、８２，
８４，１１６，１１８・・・・・・ダイオード体、９４
，９６・・・・・・ディスプレー電極。 １００・・・・・・垂直液晶セル、１０２・旧・・電極
。 ＦＩＧＢＡ　ＦＩ６９Ｂ ＦＩＧ／４Ａ　ＦＩＧ／４Ｂ 手続ネｒｒｌ　Ｊ−Ｌニー癲（方式） 昭和６０年４月４日 １、事件の表示　昭和５９年特ｒ［願第２５７２６２号
２、発明の名称　電子マトリックスアレーとその製法３
、補正をする省 事件との関係　特許出願人 名　称　土ナージー・ニー１ンバーシヨン・デバイセス
・インコーホレーテッド ４、代　即　人　東京都新宿区新宿１丁目１番１４号　
山［口どル（郵便番号１６０）電話＜０３）　３５４−
８Ｇ２３８、補正の内容 〈１）　明細相中、第６５頁第８行目に（−第２Ａ〜６
八図」とあるを、「第２Δ図、第３Δ図、第４Δ図、第
５Ａ図及び第６Ａ図」と補正づる。 （ツ　回申、第６５頁第１０行目から第１１行口に「第
２Ｂ〜６Ｂ図」どあるを、［第２Ｂ図、第３Ｂ図、第４
Ｂ図、第５１３図及び第６Ｂ図」と補正覆る。 （３）　回申、第６５頁第１０行目に［第２Δへ・；〕
Δ図」とあるを、「第２Ａ図、第３Δ図、第４Δ図及び
第５Ａ図」と補ＩＩ：りる。 （４）回申、第６６頁第２行目に「第９Δ〜１２△図」
とあるを、［第９Ａ図、第１０Δ図、第１１Ａ図及び第
１２Ａ図］と補」Ｉりる。 ■　回申、第６６真第５行［］に「第９Ｂ−１２１’３
図」とあるを、［第９Ｂ図、第１０１３図、第１１Ｂ図
及び第１２Ｂ図」と補正する、［Ｆ］）　回申、第６６
頁第５行目に「第９Ａ〜１２八図」とあるを、［第９Δ
図、第１０Δ図、第１１Ａ図及び第１２Ａ図」ど補止り
る。 （７）　回申、第６６頁第１１行目に１第１４Δ〜１６
八図」とあるを、［第１４Δ図、第１５Δ図及び第１６
Ａ図」と補正する。 （８）回申、第６６頁第１３行目に「第１４Ｆ３〜１６
Ｂ図」とあるを、「第１４Ｂ図、第１５Ｂ図及び第１６
Ｂ図」ど補正覆る。 （９）　回申、第６６頁第１３行目に「第１４八へ・１
ＧΔ図」どあるを、［第１４Ａ図、第１５Δ図及び第１
６Ａ図」と補正づる。

Claims (1)

1. 【特許請求の範囲】 （１）デポジットされた非晶質半導体素地と、デポジッ
   トされた非晶質半導体素地に隣接して実質的に非導電性
   の部分を有する基板と、非導電性基板とデポジットされ
   た非晶質半導体素地との間に平行に間隔をあけて配置さ
   れた複数の第１アドレスラインと、デポジットされた非
   晶質半導体素地の非導電性基板および第１アドレスライ
   ンとは反対の側に平行に、間隔をあけて配置された複数
   の第２アドレスラインから成り、前記第２アドレスライ
   ンはある角度で前記第１アドレスラインと交差して、半
   導体素地を通る互いに垂直な複数の交・′差線を形成す
   ることを特徴とする電子マトリックスアレー。 （２）基板カー比較的粗い表面上の比較的滑らがな非導
   体フィルムから成ることを特徴とする特許請求の範囲第
   １項に記載の電子マトリックスアレー。 （３）滑らかなフィルムが有機重合体フィルムであるこ
   とを特徴とする特許請求の範囲第２項に記載の電子マト
   リックスアレー。 （４）滑らかなフィルムが無機質フィルムであることを
   特徴とする特許請求の範囲第２項に記載の電子マトリッ
   クスアレー。 （５）第１アドレスラインが、その間に比較的非導電性
   の材料をはさみ込んだ、平行に間隔をあけて配置された
   導電ラインから成ることを特徴とする特許請求の範囲第
   ２項に記載の電子マトリックスアレー。 （６）非導電性材料が誘電体であることを特徴とする特
   許請求の範囲第５項に記載の電子マトリックスアレー。 （力　非導電性材料が絶縁体であることを特徴とする特
   許請求の範囲第５項に記載の電子マトリックスアレー。 （８）導電ラインがアルミニウムから成り、非導電領域
   が酸化アルミニウムから成ることを特徴とする特許請求
   の範囲第５項に記載の電子マトリックスアレー。 （９）導電ラインが多数電荷キャリヤの分布度の高いシ
   リコンから成り、非導電領域は多数電荷キャリヤの分布
   度の低いシリコンから成ることを特徴とする特許請求の
   範囲第５項に記載の電子マトリックスアレー。 （１０）導電ラインがその中に導電率増強用の添加物を
   有するシリコンから成ることを特徴とする特許請求の範
   囲第５項に記載の電子マトリックスアレー。 Ｉ　導電率増強用の添加物がアルミニウムであることを
   特徴とする特許請求の範囲第１０項に記載の電子マトリ
   ックスアレー。 Ｑ２　導電ラインがデポジットされたラインであること
   を特徴とする特許請求の範囲第５項に記載の電子マトリ
   ックスアレー。 （１３導電ラインが拡散されたラインであることを特徴
   とする特許請求の範囲第５項に記載の電子マトリックス
   アレー。