JPS601864A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS601864A JPS601864A JP58110364A JP11036483A JPS601864A JP S601864 A JPS601864 A JP S601864A JP 58110364 A JP58110364 A JP 58110364A JP 11036483 A JP11036483 A JP 11036483A JP S601864 A JPS601864 A JP S601864A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- layer
- flip
- sources
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補ＭＯＳ型ＲＡＭ（ランダム・アクセス・メ
モリ）のメモリセルとして適する半導体メモリに関する
。
モリ）のメモリセルとして適する半導体メモリに関する
。
従来、１メモリセル會６トランジスタで槍成するセル回
路図を第１図に示す。この回路は、Ｐチャネル型トラン
ジスタ１．２、Ｎチャネル型トランジスタ３．４で一対
の相補ＭＯ８ＦＵインバータ５，６を設け、こｎらイン
バータの一方の入力を他方の出力に接続すると共に他方
の入力管一方の出力に接続してフリップフロックをｓ＃
：し、インバータ５，６の出力音そ扛ぞ几トランスファ
ゲート７．８を介してゲータ線９゜１０に接続し、トラ
ンスファゲート７．８のゲ−トをワード組１１に接続し
たものである。
路図を第１図に示す。この回路は、Ｐチャネル型トラン
ジスタ１．２、Ｎチャネル型トランジスタ３．４で一対
の相補ＭＯ８ＦＵインバータ５，６を設け、こｎらイン
バータの一方の入力を他方の出力に接続すると共に他方
の入力管一方の出力に接続してフリップフロックをｓ＃
：し、インバータ５，６の出力音そ扛ぞ几トランスファ
ゲート７．８を介してゲータ線９゜１０に接続し、トラ
ンスファゲート７．８のゲ−トをワード組１１に接続し
たものである。
第２図は第１図のメモリセルのパターンレイアクト図で
ある。１２はＰチャネル型ＭＯ８）ランジスタ領域、１
３はＮチャネル型ＭＯ８）ランジスタ領域、１４は電源
ＶＤＤが印加さｒ、る戸拡散領域、１５は電源ＶＳＳに
接続さｎる２層目ポリシリコン層で形成さｎていて、ダ
イレクトコンタクト１６によ軒１拡散領域１７へのコン
タクトをとっている。斜線部分１８は１層目ポリシリコ
ン層、×印１９は配線コンタクトを示す。
ある。１２はＰチャネル型ＭＯ８）ランジスタ領域、１
３はＮチャネル型ＭＯ８）ランジスタ領域、１４は電源
ＶＤＤが印加さｒ、る戸拡散領域、１５は電源ＶＳＳに
接続さｎる２層目ポリシリコン層で形成さｎていて、ダ
イレクトコンタクト１６によ軒１拡散領域１７へのコン
タクトをとっている。斜線部分１８は１層目ポリシリコ
ン層、×印１９は配線コンタクトを示す。
ここではビットライン（データ繍）９，１０を形成する
アルミニウムのパターンは図示省略している。
アルミニウムのパターンは図示省略している。
上記従来技術では、集積度を向上させるために２層目ポ
リシリコン１５を用いているが、このシート抵抗Ｐ８が
有限であるために、以下に示す問題が生ずる。即ち第１
図においてワード線１１が高電位になったセレクト状態
では、読み出し電流がトランスファゲート７、トランジ
スタ３を経て電ｔＥ−＜Ｖｓｓに流ｎ込む。この様子上
孔３図に示す。いまセル２ノが選択さｎ、た場合、電流
はｆｌのように２層目ポリシリコン１５に通してｙｓｓ
のラインに流ｎ込む。この時の非選択セル２２の７リツ
プフロツ１全構成する一方のＮチャネル型トランジスタ
３のソース電位ｖ８８１とｙｓｓ２は、電流ｊ１による
電圧ドロップによｌｉＩ源ＶＳＳより浮き上がシ、他方
のソース電位ｙｓｓ３は電流が流ｎないので、ＶＳＳの
ま＼である。従って図示するように電位が浮き上がった
側のＭＯＳ ）ランジスタが丸印で示すようにオンして
いる場合、そのゲート・ソース間電圧は減少し、他方オ
フしている側のトランジスタのゲート・ソース間電圧は
、オンしているトランジスタのドレイン電圧がソースに
追従しやすいことを考えると、増大する方向にある。こ
ｎは、読み出し動作中同一カラムにある非選択メモリセ
ルが極めて反転しやすいことを示している。この事実は
、読み出し電流を増加させ高速化を図つ之場曾には、極
めて深刻な問題となる。
リシリコン１５を用いているが、このシート抵抗Ｐ８が
有限であるために、以下に示す問題が生ずる。即ち第１
図においてワード線１１が高電位になったセレクト状態
では、読み出し電流がトランスファゲート７、トランジ
スタ３を経て電ｔＥ−＜Ｖｓｓに流ｎ込む。この様子上
孔３図に示す。いまセル２ノが選択さｎ、た場合、電流
はｆｌのように２層目ポリシリコン１５に通してｙｓｓ
のラインに流ｎ込む。この時の非選択セル２２の７リツ
プフロツ１全構成する一方のＮチャネル型トランジスタ
３のソース電位ｖ８８１とｙｓｓ２は、電流ｊ１による
電圧ドロップによｌｉＩ源ＶＳＳより浮き上がシ、他方
のソース電位ｙｓｓ３は電流が流ｎないので、ＶＳＳの
ま＼である。従って図示するように電位が浮き上がった
側のＭＯＳ ）ランジスタが丸印で示すようにオンして
いる場合、そのゲート・ソース間電圧は減少し、他方オ
フしている側のトランジスタのゲート・ソース間電圧は
、オンしているトランジスタのドレイン電圧がソースに
追従しやすいことを考えると、増大する方向にある。こ
ｎは、読み出し動作中同一カラムにある非選択メモリセ
ルが極めて反転しやすいことを示している。この事実は
、読み出し電流を増加させ高速化を図つ之場曾には、極
めて深刻な問題となる。
本発明は上記実情に鑑みてなさ牡たもので、電源ライン
の寄生抵抗が下がル、動作が安定化さｎ１プロセス的に
も有利化さｎた半導体メモリを提供しようとするもので
ある。
の寄生抵抗が下がル、動作が安定化さｎ１プロセス的に
も有利化さｎた半導体メモリを提供しようとするもので
ある。
本発明は上記目的を連凧するために、メモリセルのフリ
ップフロップヲ宿成するＮチャネルｆＪ ＭＯＳ ）ラ
ンジスタのソース間を、導電層を用いて１セル内で結合
し、上記ソース間抵抗を下げる。特に堺を層としてＶＳ
Ｓ電源ラインと同一層を使った場＠は集積度が上が９、
プロセス的には最も簡単になる。
ップフロップヲ宿成するＮチャネルｆＪ ＭＯＳ ）ラ
ンジスタのソース間を、導電層を用いて１セル内で結合
し、上記ソース間抵抗を下げる。特に堺を層としてＶＳ
Ｓ電源ラインと同一層を使った場＠は集積度が上が９、
プロセス的には最も簡単になる。
以下図面を参照して本発明の一実施例を説明する。第４
図は同実施例を示すパターン平面図であるが、こｎは第
２図のものと対応させた場合の例であるから、対応個所
には同一符号を付して説明を省略し、特徴とする点の説
明を行なう。この実施例の特徴は、第２図のコンタクト
１９１、１９ｚ ｋＭ＝ ４図のコンタクト１９！の部
分で共通化し、またｙｓｓラインとして２層目ポリシリ
コンを用い、フリップフロップを構成するＮチャネルト
ランジスタ３，４０ソ一ヌ間を、例えば燐を含む上記と
同一の２層目ポリコン１５で結合する。従ってセルレイ
アウト上、２層目ポリシリコン１５はＨ字型となる。
図は同実施例を示すパターン平面図であるが、こｎは第
２図のものと対応させた場合の例であるから、対応個所
には同一符号を付して説明を省略し、特徴とする点の説
明を行なう。この実施例の特徴は、第２図のコンタクト
１９１、１９ｚ ｋＭ＝ ４図のコンタクト１９！の部
分で共通化し、またｙｓｓラインとして２層目ポリシリ
コンを用い、フリップフロップを構成するＮチャネルト
ランジスタ３，４０ソ一ヌ間を、例えば燐を含む上記と
同一の２層目ポリコン１５で結合する。従ってセルレイ
アウト上、２層目ポリシリコン１５はＨ字型となる。
上記メモリセルのレイアラｌ−’に用いた場合の読み出
し動作を、第３図と比較しながら第５図音用いて説明す
る。いまセル２１が選択さ几たとすると、セルのソース
間をつなぐ導電層１５による寄生抵抗１５１が設けらｎ
たことにより、読み出し電流は１２と１．のメインの電
流バスを通って■ＳＳラインに流ｎる。この時非選択セ
ル２２のソース電位ＶＳ８１１ ｒ ＶＳ８１２は略同
−電位に保たｎるので、前述したセル反転の可能性は低
くなる。
し動作を、第３図と比較しながら第５図音用いて説明す
る。いまセル２１が選択さ几たとすると、セルのソース
間をつなぐ導電層１５による寄生抵抗１５１が設けらｎ
たことにより、読み出し電流は１２と１．のメインの電
流バスを通って■ＳＳラインに流ｎる。この時非選択セ
ル２２のソース電位ＶＳ８１１ ｒ ＶＳ８１２は略同
−電位に保たｎるので、前述したセル反転の可能性は低
くなる。
以上述べて＠た誤動作モードは、ｖＳＳラインの抵抗と
読み出し電流の積で決まるが、読み出ＬｔｆｉはＭＯＳ
）ランジスタの特性より決まシ、。
読み出し電流の積で決まるが、読み出ＬｔｆｉはＭＯＳ
）ランジスタの特性より決まシ、。
比較的インピーダンスの低いＶ８Ｂの抵抗にはほとんど
依存しない。従って誤動作の回避にはｙｓｓラインの抵
抗低減が必要であるが、このことに対しても、従来例よ
シ本発明の方が格段に優ｎていることを次に示す。今１
６Ｘ６４ビットのメモリセルアレイを例にとり、そのｖ
８Ｓラインの抵抗配列のみ図示した。第６図が従来例で
あ夛、第７図が本発明の例である。メモリセルアレイは
ウェルのコンタクト或いは基盤（拡散層）のコンタクト
をとるため、シート抵抗の低いアルミニウム配線３ノに
より囲ま１．ているのが通例である。第６図において最
もＶ８Ｓラインの抵抗が高いセルは、丁度中間位置即ち
３２．３３行目ＫＰＡするセル３２であり、最大値は行
の端でも中間でも変わらない。ちなみにパターンとシー
ト抵抗により、ｌセル当シの抵抗Ｒは１００Ωと計算さ
ｎる。従って最大抵抗は１００ Ｘ ３２／２−１．６
に′ｔ″あり、読み出し電流を４００μＡとすると０．
６４Ｖの電圧降下となる。
依存しない。従って誤動作の回避にはｙｓｓラインの抵
抗低減が必要であるが、このことに対しても、従来例よ
シ本発明の方が格段に優ｎていることを次に示す。今１
６Ｘ６４ビットのメモリセルアレイを例にとり、そのｖ
８Ｓラインの抵抗配列のみ図示した。第６図が従来例で
あ夛、第７図が本発明の例である。メモリセルアレイは
ウェルのコンタクト或いは基盤（拡散層）のコンタクト
をとるため、シート抵抗の低いアルミニウム配線３ノに
より囲ま１．ているのが通例である。第６図において最
もＶ８Ｓラインの抵抗が高いセルは、丁度中間位置即ち
３２．３３行目ＫＰＡするセル３２であり、最大値は行
の端でも中間でも変わらない。ちなみにパターンとシー
ト抵抗により、ｌセル当シの抵抗Ｒは１００Ωと計算さ
ｎる。従って最大抵抗は１００ Ｘ ３２／２−１．６
に′ｔ″あり、読み出し電流を４００μＡとすると０．
６４Ｖの電圧降下となる。
一方、第７図において最も抵抗が高いセルは、在する４
セル３３である。パターンより計Ｘ−ｊると、横方向抵
抗ｒは２００Ωである。この結果最大抵抗は０．４２に
となシ、読み出し電流４００ｐＡの場合、０．１７Ｖ即
ち同一のシート抵抗を用いながらＶＳＳの寄生抵抗は約
１７４となる。
セル３３である。パターンより計Ｘ−ｊると、横方向抵
抗ｒは２００Ωである。この結果最大抵抗は０．４２に
となシ、読み出し電流４００ｐＡの場合、０．１７Ｖ即
ち同一のシート抵抗を用いながらＶＳＳの寄生抵抗は約
１７４となる。
またセル内に形成さｎるコンタクトは６稲あり、大きさ
も異なるが、今コンタクトの形成確率”ｅ ９９．９９
９９％とすると、６４にビットレベルで１セル尚シフ個
存在する場合は、良品確率は６３２％、６個の場合は６
７．５％となる。従って本発明のセルレイアウトにょシ
コンタクト数は１個減るが、そｎによｐコンタクト形成
工程で約４．３Ｘの歩留シアツブが考えらｎる。
も異なるが、今コンタクトの形成確率”ｅ ９９．９９
９９％とすると、６４にビットレベルで１セル尚シフ個
存在する場合は、良品確率は６３２％、６個の場合は６
７．５％となる。従って本発明のセルレイアウトにょシ
コンタクト数は１個減るが、そｎによｐコンタクト形成
工程で約４．３Ｘの歩留シアツブが考えらｎる。
なお本発明は実施例のみに限らすることなく種々の応用
が可能である。例えは実施例では、セルのフリッグフｐ
ツブを構成するＮチャネル型トランジスタのソース間に
２層目ポリシリコンで結合し友が、２層目アルミニウム
を用いて結付してもよい。
が可能である。例えは実施例では、セルのフリッグフｐ
ツブを構成するＮチャネル型トランジスタのソース間に
２層目ポリシリコンで結合し友が、２層目アルミニウム
を用いて結付してもよい。
以上説明した如く本発明によｔｌ、は、セルのフリツプ
フロップヲ槽成するＮチャネル型トランジスタのソース
Ｉ”ｐｌ ’に導電層で結合したため、こｎらソース間
が追従して電圧父化し、また該ソースが接続さ几る電源
ラインの抵抗自身も並列化さ几て下る構成となったため
、セルの記憶状態が反転する可能性が低くなって動作が
安定とな９、また上記導電層として上記電源ラインと同
一層を使った場合は、コンタクト吟が入らないから集私
屓が上がり、プロセス的にも簡単化さＴ′した半樽体メ
モリが提供できるものである。
フロップヲ槽成するＮチャネル型トランジスタのソース
Ｉ”ｐｌ ’に導電層で結合したため、こｎらソース間
が追従して電圧父化し、また該ソースが接続さ几る電源
ラインの抵抗自身も並列化さ几て下る構成となったため
、セルの記憶状態が反転する可能性が低くなって動作が
安定とな９、また上記導電層として上記電源ラインと同
一層を使った場合は、コンタクト吟が入らないから集私
屓が上がり、プロセス的にも簡単化さＴ′した半樽体メ
モリが提供できるものである。
第１図は相補ＭＯ８型ＲＡＭのセル回路図、第２図は同
回路のパターンレイアウト図、１３１ＤＵ同回路の動作
説明図、第４図は不発明のセルのパターンレイアウト図
、第５図は同セルの動作説明図、第６図、第７図は従来
、−不発明のセルアレイの構成説明図でおる。 １〜４・・・トランジスタ、５，６・・・インバータ、
７．８・・・トランスフアゲ−）、９．１０・・・デー
タ線、Ｉ５・・・ｖＳＳライン（２層目ポリシリコン）
。 出願人代理人 弁理士 鈴 江 武 彦第１図、。。 １１ 第２図 第３図 第６図 第７図
回路のパターンレイアウト図、１３１ＤＵ同回路の動作
説明図、第４図は不発明のセルのパターンレイアウト図
、第５図は同セルの動作説明図、第６図、第７図は従来
、−不発明のセルアレイの構成説明図でおる。 １〜４・・・トランジスタ、５，６・・・インバータ、
７．８・・・トランスフアゲ−）、９．１０・・・デー
タ線、Ｉ５・・・ｖＳＳライン（２層目ポリシリコン）
。 出願人代理人 弁理士 鈴 江 武 彦第１図、。。 １１ 第２図 第３図 第６図 第７図
Claims (3)
- （１）Ｎチャネル型■ＳトランジスタとＰチャネル型ｌ
ωＳトランジスタを用いて一対の相補ＭＯ８型インバー
タを設け、こｎらインバータの一方の入力全他方の出力
に接続すると共に他方の入力を一方の出力に接続してフ
リップフロップ全摺成し、前記各インバータの出力をそ
ｎぞｎトランスファゲートを介してゲータ線に接続して
なるメモリセル全般け、前記各インバータのＮチャネル
型ＭＯ８）ランジスタのソース端子間を導電層で接続し
たことを特徴とする半導体メモリ。 - （２） 前記導電層に、各メモリセルのフリップフロッ
プの各インバータのＮチャネル型ＭＯ８）ランジスタの
ソース端子間を共通に接続するものであることを特徴と
する特許請求の範囲第１項に記載の半導体メモリ。 - （３） 前記導電層は、ポリシリコンまたはアルミニウ
ム層で形成さｒｔ、たことを特徴とする特許請求の範囲
第１項または第２項に記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110364A JPS601864A (ja) | 1983-06-20 | 1983-06-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110364A JPS601864A (ja) | 1983-06-20 | 1983-06-20 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS601864A true JPS601864A (ja) | 1985-01-08 |
Family
ID=14533913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58110364A Pending JPS601864A (ja) | 1983-06-20 | 1983-06-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601864A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5598852A (en) * | 1979-01-23 | 1980-07-28 | Nec Corp | Memory device |
| JPS5843568A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体メモリ装置 |
-
1983
- 1983-06-20 JP JP58110364A patent/JPS601864A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5598852A (en) * | 1979-01-23 | 1980-07-28 | Nec Corp | Memory device |
| JPS5843568A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体メモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9305633B2 (en) | SRAM cell and cell layout method | |
| US7589993B2 (en) | Semiconductor memory device with memory cells operated by boosted voltage | |
| US6609236B2 (en) | Semiconductor IC device having a memory and a logic circuit implemented with a single chip | |
| JP3085455B2 (ja) | スタティックｒａｍ | |
| US6876573B2 (en) | Semiconductor memory device | |
| US10748913B2 (en) | SRAM cell with T-shaped contact | |
| CN109509752B (zh) | Sram的存储单元结构 | |
| JP3902389B2 (ja) | グローバルビット線を有するスタティックランダムアクセスメモリ | |
| US6476424B1 (en) | Semiconductor memory device | |
| JPH02185793A (ja) | 半導体記憶装置 | |
| CN109494223B (zh) | Sram的6t存储单元结构 | |
| CN109637570B (zh) | Sram的存储单元结构 | |
| JPS601864A (ja) | 半導体メモリ | |
| JPS59130462A (ja) | 相補型ｍｏｓ半導体メモリ | |
| CN112309461B (zh) | Sram存储结构、存储器及控制方法 | |
| US4984058A (en) | Semiconductor integrated circuit device | |
| JPH0774270A (ja) | スタティック形半導体記憶装置 | |
| CN112201288A (zh) | Sram的存储单元结构及阵列结构 | |
| JPH05120881A (ja) | 半導体記憶装置 | |
| JP2000223591A (ja) | 半導体記憶装置 | |
| JP2702798B2 (ja) | 半導体記憶装置 | |
| JP2594931B2 (ja) | 半導体記憶装置 | |
| JPH045271B2 (ja) | ||
| JPS6022798A (ja) | 半導体記憶装置 | |
| JPH02231759A (ja) | 半導体装置 |