JPH045271B2 - - Google Patents
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- JPH045271B2 JPH045271B2 JP58004163A JP416383A JPH045271B2 JP H045271 B2 JPH045271 B2 JP H045271B2 JP 58004163 A JP58004163 A JP 58004163A JP 416383 A JP416383 A JP 416383A JP H045271 B2 JPH045271 B2 JP H045271B2
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- JP
- Japan
- Prior art keywords
- memory cell
- mos transistors
- mos transistor
- silicon layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体メモリ集積回路装置に係り、
特に、メモリ・セルを高集積化するのに好適な
MOSトランジスタを使用した半導体メモリ集積
回路装置に関する。
特に、メモリ・セルを高集積化するのに好適な
MOSトランジスタを使用した半導体メモリ集積
回路装置に関する。
一般に、MOS型メモリは、ダイナミツク形メ
モリとスタテイツク形メモリの２種類に分けられ
る。この中で、スタテイツク形メモリの大部分
は、２安定形フリツプ・フロツプをメモリ・セル
として使用している。このスタテイツク形メモリ
の特徴は、ダイナミツク形メモリに必要なメモ
リ・セルのリフレツシユ動作が無く、アクセス時
間と動作サイクル時間が同等で、高速動作が可能
な点にある。しかし、一方では、メモリ・セル
は、２個の駆動MOSトランジスタと２個の転送
MOSトランジスタ、かつ、情報保持電流を供給
する２個の負荷素子を必要とし、フリツプ・フロ
ツプ回路を構成しなければならない。従つて、そ
れらの素子の接続では、必ずしも多結晶シリコン
と拡散層の接続が必要となり、メモリ・セルの占
有面積が大きくなるという欠点があつた。また、
メモリ・セル面積を単に小型化しては、データの
蓄積容量も同様に小さくなり、α線によるソフ
ト・エラー耐性が悪くなるという欠点もあつた。
モリとスタテイツク形メモリの２種類に分けられ
る。この中で、スタテイツク形メモリの大部分
は、２安定形フリツプ・フロツプをメモリ・セル
として使用している。このスタテイツク形メモリ
の特徴は、ダイナミツク形メモリに必要なメモ
リ・セルのリフレツシユ動作が無く、アクセス時
間と動作サイクル時間が同等で、高速動作が可能
な点にある。しかし、一方では、メモリ・セル
は、２個の駆動MOSトランジスタと２個の転送
MOSトランジスタ、かつ、情報保持電流を供給
する２個の負荷素子を必要とし、フリツプ・フロ
ツプ回路を構成しなければならない。従つて、そ
れらの素子の接続では、必ずしも多結晶シリコン
と拡散層の接続が必要となり、メモリ・セルの占
有面積が大きくなるという欠点があつた。また、
メモリ・セル面積を単に小型化しては、データの
蓄積容量も同様に小さくなり、α線によるソフ
ト・エラー耐性が悪くなるという欠点もあつた。
一方、特開昭57−53972号公報ではスタテイツ
ク半導体メモリセルを構成する２個の駆動MOS
トランジスタのうち、一方の駆動MOSトランジ
スタを半導体基板表面に形成し、他方の駆動
MOSトランジスタをこの一方の駆動MOSトラン
ジスタの多結晶シリコンゲートに形成することに
より、２個の駆動MOSトランジスタを上下に積
層して、メモリセルの所要面積を低減することが
提案されている。
ク半導体メモリセルを構成する２個の駆動MOS
トランジスタのうち、一方の駆動MOSトランジ
スタを半導体基板表面に形成し、他方の駆動
MOSトランジスタをこの一方の駆動MOSトラン
ジスタの多結晶シリコンゲートに形成することに
より、２個の駆動MOSトランジスタを上下に積
層して、メモリセルの所要面積を低減することが
提案されている。
しかしながら、本願発明者等の検討により、こ
の特開昭57−53972号公報に開示されたメモリセ
ルでは、２個の駆動MOSトランジスタのゲート
絶縁膜が互いに異なる製造工程で形成されるなど
の理由によつて、２個の駆動MOSトランジスタ
のしきい値電圧が異なりやすく、メモリセルとし
てのスタテイツクフリツプフロツプの電気的対称
性が取りにくいと言う欠点を有することが明らか
とされた。
の特開昭57−53972号公報に開示されたメモリセ
ルでは、２個の駆動MOSトランジスタのゲート
絶縁膜が互いに異なる製造工程で形成されるなど
の理由によつて、２個の駆動MOSトランジスタ
のしきい値電圧が異なりやすく、メモリセルとし
てのスタテイツクフリツプフロツプの電気的対称
性が取りにくいと言う欠点を有することが明らか
とされた。
［発明の目的］
従つて、本発明の目的は、占有面積が低減され
ると共に、電気的対称性が良好なスタテイツク型
メモリセルを提供することにある。
ると共に、電気的対称性が良好なスタテイツク型
メモリセルを提供することにある。
［発明の概要］
本願で開示される発明のうち、代表的なものの
概要は下記の通りである。
概要は下記の通りである。
すなわち、少なくとも二つの駆動MOSトラン
ジスタ３，４と二つの転送MOSトランジスタ１，
２とを含む２安定形フリツプ・フロツプ型メモリ
セルにおいて、 該二つの駆動MOSトランジスタ３，４をシリ
コン基板２０６に形成し、該シリコン基板２０６
上の絶縁膜２０５上に形成したシリコン層２０４
で該二つの転送MOSトランジスタ１，２を形成
することによつて該一方の転送MOSトランジス
タ１のソース領域またはドレイン領域の少なくと
も一方として動作するメモリ・セル第１蓄積ノー
ド領域と上記メモリ・セル中の一方の駆動MOS
トランジスタ４のゲート電極とを上記絶縁膜上に
形成した上記シリコン層の第１の単一の領域１０
１で構成し、該第１の単一の領域１０１を上記メ
モリ・セル中の他方の駆動MOSトランジスタ３
のドレイン領域と第１の接続部を介して接続し、
該他方の転送MOSトランジスタ２のソース領域
またはドレイン領域の少なくとも一方として動作
するメモリ・セル蓄積第２ノード領域と上記メモ
リ・セル中の上記他方の駆動MOSトランジスタ
３のゲート電極とを上記絶縁膜上に形成した上記
シリコン層の第２の単一の領域１０２で構成し、
該第２の単一の領域１０２を上記メモリ・セル中
の上記一方の駆動MOSトランジスタ４のドレイ
ン領域と第２の接続部を介して接続したことを特
徴とする。
ジスタ３，４と二つの転送MOSトランジスタ１，
２とを含む２安定形フリツプ・フロツプ型メモリ
セルにおいて、 該二つの駆動MOSトランジスタ３，４をシリ
コン基板２０６に形成し、該シリコン基板２０６
上の絶縁膜２０５上に形成したシリコン層２０４
で該二つの転送MOSトランジスタ１，２を形成
することによつて該一方の転送MOSトランジス
タ１のソース領域またはドレイン領域の少なくと
も一方として動作するメモリ・セル第１蓄積ノー
ド領域と上記メモリ・セル中の一方の駆動MOS
トランジスタ４のゲート電極とを上記絶縁膜上に
形成した上記シリコン層の第１の単一の領域１０
１で構成し、該第１の単一の領域１０１を上記メ
モリ・セル中の他方の駆動MOSトランジスタ３
のドレイン領域と第１の接続部を介して接続し、
該他方の転送MOSトランジスタ２のソース領域
またはドレイン領域の少なくとも一方として動作
するメモリ・セル蓄積第２ノード領域と上記メモ
リ・セル中の上記他方の駆動MOSトランジスタ
３のゲート電極とを上記絶縁膜上に形成した上記
シリコン層の第２の単一の領域１０２で構成し、
該第２の単一の領域１０２を上記メモリ・セル中
の上記一方の駆動MOSトランジスタ４のドレイ
ン領域と第２の接続部を介して接続したことを特
徴とする。
従来は、一般的にメモリ・セルの２個の蓄積ノ
ード領域はＰ型基板中の２個のＮ型不純物層で構
成され、一方２個の駆動MOSトランジスタのゲ
ート電極はゲート絶縁膜上に形成された多結晶シ
リコン層で構成され、このメモリ・セル蓄積ノー
ド領域として動作するＮ型不純物層と駆動MOS
トランジスタのゲート電極として動作する多結晶
シリコン層とを接続するための接続部が２個必要
であり、またさらに１個の転送MOSトランジス
タのソース領域またはドレイン領域の少なくとも
一方として動作するＮ型不純物層に３個目の接続
部が必要であるため、メモリ・セル面積の低減に
は限界があつた。
ード領域はＰ型基板中の２個のＮ型不純物層で構
成され、一方２個の駆動MOSトランジスタのゲ
ート電極はゲート絶縁膜上に形成された多結晶シ
リコン層で構成され、このメモリ・セル蓄積ノー
ド領域として動作するＮ型不純物層と駆動MOS
トランジスタのゲート電極として動作する多結晶
シリコン層とを接続するための接続部が２個必要
であり、またさらに１個の転送MOSトランジス
タのソース領域またはドレイン領域の少なくとも
一方として動作するＮ型不純物層に３個目の接続
部が必要であるため、メモリ・セル面積の低減に
は限界があつた。
本発明によれば、転送MOSトランジスタのソ
ース領域またはドレイン領域の少なくとも一方で
あるメモリ・セル蓄積ノード領域と駆動MOSト
ランジスタのゲート電極とが絶縁膜上に形成した
シリコン層の単一の領域で形成されているので、
従来提供とされた３個の接続部が２個で十分とな
りメモリ・セル面積の低減が可能となる。
ース領域またはドレイン領域の少なくとも一方で
あるメモリ・セル蓄積ノード領域と駆動MOSト
ランジスタのゲート電極とが絶縁膜上に形成した
シリコン層の単一の領域で形成されているので、
従来提供とされた３個の接続部が２個で十分とな
りメモリ・セル面積の低減が可能となる。
〔発明の実施例〕
以下、本発明の第１の実施例を第１図及び第２
図により説明する。第１図において、１及び２は
上層の多結晶シリコン層を基板とする第１導電型
MOSトランジスタであり、転送MOSトランジス
タを示す。又、３及び４は下層のシリコン基板に
形成した第１導電型MOSトランジスタであり、
駆動MOSトランジスタを示す。更に、５及び６
に負荷抵抗、７及び８に一対の相補的データ線
Ｄ，、９にワード線Ｗ、及びメモリ・セルの電
源線をVccで示す。
図により説明する。第１図において、１及び２は
上層の多結晶シリコン層を基板とする第１導電型
MOSトランジスタであり、転送MOSトランジス
タを示す。又、３及び４は下層のシリコン基板に
形成した第１導電型MOSトランジスタであり、
駆動MOSトランジスタを示す。更に、５及び６
に負荷抵抗、７及び８に一対の相補的データ線
Ｄ，、９にワード線Ｗ、及びメモリ・セルの電
源線をVccで示す。
又、第２図は第１の実施例の一部断面図を示す
もので、図面における各々の番号は、第１図と同
一物を示す。従つて、第２図における１は転送
MOSトランジスタの断面、４は駆動MOSトラン
ジスタの断面であり、これらのゲート電極部の断
面図を示す。更に、７はデータ線Ｄであり、かつ
１のドレイン領域を示す。又、１０１は蓄積ノー
ドでかつ１つのソース領域及び４のゲート電極で
ある。実施例の製造工程の概略を以下に述べる。
シリコン基板２０６上に、素子分離用酸化膜２０
５を形成し、次に、駆動MOSトランジスタのゲ
ート酸化膜２０１を形成する。その後、上部に第
１層目の第２導電型多結晶シリコン層２０４を積
層する。更に、転送MOSトランジスタ１のゲー
ト酸化膜となる酸化膜２０３を形成し、その上部
に第２層目の多結晶シリコン２０２を積層し、ゲ
ート電極９を形成する。続いて、ゲート電極９を
マスクとして、第１導電型の不純物を打込み、ド
レイン電極７およびソース電極１０１を形成す
る。この結果、転送MOSトランジスタ１のソー
ス電極１０１は駆動MOSトランジスタのゲート
電極として使用できることになり、従来法の欠点
であつた拡散層とゲート電極との接続部が不要と
なつて、メモリ・セル面積が縮小化される。
もので、図面における各々の番号は、第１図と同
一物を示す。従つて、第２図における１は転送
MOSトランジスタの断面、４は駆動MOSトラン
ジスタの断面であり、これらのゲート電極部の断
面図を示す。更に、７はデータ線Ｄであり、かつ
１のドレイン領域を示す。又、１０１は蓄積ノー
ドでかつ１つのソース領域及び４のゲート電極で
ある。実施例の製造工程の概略を以下に述べる。
シリコン基板２０６上に、素子分離用酸化膜２０
５を形成し、次に、駆動MOSトランジスタのゲ
ート酸化膜２０１を形成する。その後、上部に第
１層目の第２導電型多結晶シリコン層２０４を積
層する。更に、転送MOSトランジスタ１のゲー
ト酸化膜となる酸化膜２０３を形成し、その上部
に第２層目の多結晶シリコン２０２を積層し、ゲ
ート電極９を形成する。続いて、ゲート電極９を
マスクとして、第１導電型の不純物を打込み、ド
レイン電極７およびソース電極１０１を形成す
る。この結果、転送MOSトランジスタ１のソー
ス電極１０１は駆動MOSトランジスタのゲート
電極として使用できることになり、従来法の欠点
であつた拡散層とゲート電極との接続部が不要と
なつて、メモリ・セル面積が縮小化される。
次に、上記メモリ・セルの動作について説明す
る。書込み動作は、一対の相補的データ線７，８
に所望の情報“１”又は“０”を設定した後、ワ
ード線９を所定の期間、高電位にして選択する。
その結果、転送MOSトランジスタ１及び２は導
通状態になり、蓄積ノード１０１及び１０２は、
各々に“１”、“０”が書込まれる。一方、情報の
保持のため、負荷抵抗５及び６の抵抗値を制御
し、情報が反転しないように、十分な電流を１０
１及び１０２に供給する。さらに、読出し動作
は、書込み同様に、所定のワード線９を選択し、
一対の相補的データ線７及び８に現われる微小電
位差（〜200mV程度）をデータ線に接続された
センス・アンプで増幅し、次段の出力回路へ伝達
する。
る。書込み動作は、一対の相補的データ線７，８
に所望の情報“１”又は“０”を設定した後、ワ
ード線９を所定の期間、高電位にして選択する。
その結果、転送MOSトランジスタ１及び２は導
通状態になり、蓄積ノード１０１及び１０２は、
各々に“１”、“０”が書込まれる。一方、情報の
保持のため、負荷抵抗５及び６の抵抗値を制御
し、情報が反転しないように、十分な電流を１０
１及び１０２に供給する。さらに、読出し動作
は、書込み同様に、所定のワード線９を選択し、
一対の相補的データ線７及び８に現われる微小電
位差（〜200mV程度）をデータ線に接続された
センス・アンプで増幅し、次段の出力回路へ伝達
する。
又、第３図に同一設計ルールによる、従来方法
のメモリ・セルａと本発明のメモリ・セルｂのレ
イアウト図を示す。同図において、太い実線で囲
まれた領域は、シリコン基板上に形成する能動領
域、細い実線はゲート部、一点鎖線は配線金属、
ハツチング部は能動領域とゲート部の接続部を示
す。同図に示すように、本発明のメモリ・セルに
よれば、転送MOSトランジスタを多結晶シリコ
ン層で形成しており、駆動MOSトランジスタの
ゲート電極として使えるため、拡散層と多結晶シ
リコン層との接続部が１ケ所少なくなり、従来方
法に比べ、約30％面積を低減できる。
のメモリ・セルａと本発明のメモリ・セルｂのレ
イアウト図を示す。同図において、太い実線で囲
まれた領域は、シリコン基板上に形成する能動領
域、細い実線はゲート部、一点鎖線は配線金属、
ハツチング部は能動領域とゲート部の接続部を示
す。同図に示すように、本発明のメモリ・セルに
よれば、転送MOSトランジスタを多結晶シリコ
ン層で形成しており、駆動MOSトランジスタの
ゲート電極として使えるため、拡散層と多結晶シ
リコン層との接続部が１ケ所少なくなり、従来方
法に比べ、約30％面積を低減できる。
なお、本実施例では転送MOSトランジスタに
第１導電型MOSトランジスタを用たが、第２導
電型MOSトランジスタを用いることも可能であ
り、その場合、ワード線９は、低電位で選択され
る。
第１導電型MOSトランジスタを用たが、第２導
電型MOSトランジスタを用いることも可能であ
り、その場合、ワード線９は、低電位で選択され
る。
又、第１層目の多結晶シリコン２０４として、
不純物を含まない純粋な多結晶シリコンを使用す
ることも可能である。更に、２層目の多結晶シリ
コンは、金属もしくは金属シリサイド層を用いる
ことも可能である。その場合、メモリ・セルのワ
ード線抵抗を極めて低くできる。このため、ワー
ド線遅延時間を短縮できるという効果があり、ま
た、上記金属ゲートは、プロセスの最終に近い工
程で形成できるため、熱処理工程が少なく金属が
酸化することがない。従つて、製造上の利点が極
めて大きい。
不純物を含まない純粋な多結晶シリコンを使用す
ることも可能である。更に、２層目の多結晶シリ
コンは、金属もしくは金属シリサイド層を用いる
ことも可能である。その場合、メモリ・セルのワ
ード線抵抗を極めて低くできる。このため、ワー
ド線遅延時間を短縮できるという効果があり、ま
た、上記金属ゲートは、プロセスの最終に近い工
程で形成できるため、熱処理工程が少なく金属が
酸化することがない。従つて、製造上の利点が極
めて大きい。
第４図に、第２の実施例を示す。この実施例の
メモリ・セルでは、１および２に第１の実施例と
同様、多結晶シリコンを基板とする第１導電型の
転送MOSトランジスタを適用し、かつ、３及び
４の第１導電型の駆動MOSトランジスタと１１
及び１２の第２導電型の負荷MOSトランジスタ
による相補形フリツプ・フロツプタイプのメモ
リ・セルを構成する。本実施例によつても、第１
の実施例と同様に、拡散層と多結晶シリコン層間
の接続が不要であり、転送MOSトランジスタを
シリコン基板に作る従来方法に比べ、メモリ・セ
ルを縮小できる。さらに、１１及び１２の第２導
電型の負荷MOSトランジスタは、３及び４の駆
動MOSトランジスタのゲート電極を共用して、
その上部に積層化することが可能となるため、よ
り一層のメモリ・セル面積の縮小化が可能であ
る。
メモリ・セルでは、１および２に第１の実施例と
同様、多結晶シリコンを基板とする第１導電型の
転送MOSトランジスタを適用し、かつ、３及び
４の第１導電型の駆動MOSトランジスタと１１
及び１２の第２導電型の負荷MOSトランジスタ
による相補形フリツプ・フロツプタイプのメモ
リ・セルを構成する。本実施例によつても、第１
の実施例と同様に、拡散層と多結晶シリコン層間
の接続が不要であり、転送MOSトランジスタを
シリコン基板に作る従来方法に比べ、メモリ・セ
ルを縮小できる。さらに、１１及び１２の第２導
電型の負荷MOSトランジスタは、３及び４の駆
動MOSトランジスタのゲート電極を共用して、
その上部に積層化することが可能となるため、よ
り一層のメモリ・セル面積の縮小化が可能であ
る。
第５図に、第３の実施例を示す。同図におい
て、１及び２は、第１の実施例と同様、多結晶シ
リコンを基板とする、第１導電型の転送MOSト
ランジスタである。また、３０１及び３０２は、
該MOSトランジスタのソース・ドレイン間のリ
ーク抵抗を示す。本実施例では、このリーク抵抗
による電流を10-10〜10-11A程度に制御すること
により、第１の実施例に示した負荷抵孔の役目を
持たせている。すなわち、第５図に示すように、
一対の相補的データ線７及び８から、情報保持に
必要な電流を供給するのである。以下、本実施例
のメモリ・セルの動作について説明する。
て、１及び２は、第１の実施例と同様、多結晶シ
リコンを基板とする、第１導電型の転送MOSト
ランジスタである。また、３０１及び３０２は、
該MOSトランジスタのソース・ドレイン間のリ
ーク抵抗を示す。本実施例では、このリーク抵抗
による電流を10-10〜10-11A程度に制御すること
により、第１の実施例に示した負荷抵孔の役目を
持たせている。すなわち、第５図に示すように、
一対の相補的データ線７及び８から、情報保持に
必要な電流を供給するのである。以下、本実施例
のメモリ・セルの動作について説明する。
書込み動作時には、一対の相補的データ線の一
方が、必ず低電位（0V）になる。このため長
い時間メモリ・セルが選択された場合、選択され
たメモリ・セルと同じデータ線に継がる非選択の
メモリ・セルの情報を破壊する可能性がある。そ
こで、本実施例の半導体メモリでは、非選択のメ
モリ・セルの蓄積電荷が、一定レベル以下に放電
する以前に一連の書込み動作を終了する様な、デ
ータ線のダイナミツク動作を行う必要がある。な
お、読出し動作時は、データ線容量が、メモリ・
セルの蓄積容量に比べ、数10〜数100倍と大きい
ため、一対の相補的データ線の電位差は微々たる
ものである。従つて、読出し動作による非選択メ
モリ・セルの情報破壊はない。さらに、情報保持
状態では、一対の相補的データ線の電位を同時に
高電位にするため、読出しと同様に情報の破壊が
発生することはない。
方が、必ず低電位（0V）になる。このため長
い時間メモリ・セルが選択された場合、選択され
たメモリ・セルと同じデータ線に継がる非選択の
メモリ・セルの情報を破壊する可能性がある。そ
こで、本実施例の半導体メモリでは、非選択のメ
モリ・セルの蓄積電荷が、一定レベル以下に放電
する以前に一連の書込み動作を終了する様な、デ
ータ線のダイナミツク動作を行う必要がある。な
お、読出し動作時は、データ線容量が、メモリ・
セルの蓄積容量に比べ、数10〜数100倍と大きい
ため、一対の相補的データ線の電位差は微々たる
ものである。従つて、読出し動作による非選択メ
モリ・セルの情報破壊はない。さらに、情報保持
状態では、一対の相補的データ線の電位を同時に
高電位にするため、読出しと同様に情報の破壊が
発生することはない。
本発明によれば、第１の実施例の効果と共に、
第１図の負荷抵抗５及び６が不要となり、かつ電
源線Vccが不要となる。従つて、メモリ・セルの
面積は、第１の実施例以上小さくなる。
第１図の負荷抵抗５及び６が不要となり、かつ電
源線Vccが不要となる。従つて、メモリ・セルの
面積は、第１の実施例以上小さくなる。
第６図に、第１の実施例から第３の実施例に使
用する転送MOSトランジスタをより高性能化す
る具体的な実施例を示す。同図において、２０６
はシリコン基板、２０８は素子分離用酸化膜、２
０７は第１層目の多結晶シリコン層、２０３は転
送MOSトランジスタのゲート酸化膜、２０２は、
第２層目の多結晶シリコン層、又は金属層あるい
は金属シリサイド層を示し、転送MOSトランジ
スタのゲート電極となる。１３及び１４は、２０
２をマスクとして、不純物を打込んだ後のドレイ
ン電極及びソース電極を示す。
用する転送MOSトランジスタをより高性能化す
る具体的な実施例を示す。同図において、２０６
はシリコン基板、２０８は素子分離用酸化膜、２
０７は第１層目の多結晶シリコン層、２０３は転
送MOSトランジスタのゲート酸化膜、２０２は、
第２層目の多結晶シリコン層、又は金属層あるい
は金属シリサイド層を示し、転送MOSトランジ
スタのゲート電極となる。１３及び１４は、２０
２をマスクとして、不純物を打込んだ後のドレイ
ン電極及びソース電極を示す。
本発明の特徴は、２０９なるシリコン基板と多
結晶シリコン層の接触部分から、順次レーザを照
射して、誤多結晶シリコン層を単結晶化すること
にある。
結晶シリコン層の接触部分から、順次レーザを照
射して、誤多結晶シリコン層を単結晶化すること
にある。
なお、第１および第２の実施例で示したMOS
トランジスタは、第１導電型MOSトランジスタ
を用いて説明したが、電位関係を全て逆にするこ
とにより第２導電型MOSトランジスタの使用も
可能なことは言うまでもない。
トランジスタは、第１導電型MOSトランジスタ
を用いて説明したが、電位関係を全て逆にするこ
とにより第２導電型MOSトランジスタの使用も
可能なことは言うまでもない。
本発明によれば、多結晶シリコン層を基板とす
るMOSトランジスタは、絶縁酸化膜上に形成さ
れる。このため、一般のシリコン基板上に作られ
たMOSトランジスタで発生するようなしきい値
電圧の基板依存性が無い。さらに、その多結晶シ
リコン層の厚さが薄いため、α線による電荷発生
が極めて少ない。このため、メモリのソフト・エ
ラー耐性の向上に効果がある。また、多結晶シリ
コンをレーザ・アニールすることにより、相互に
コンダクタンスgmの向上が期待され、従つて、
メモリ・セルの転送MOSトランジスタとして、
極めて有効なものである。
るMOSトランジスタは、絶縁酸化膜上に形成さ
れる。このため、一般のシリコン基板上に作られ
たMOSトランジスタで発生するようなしきい値
電圧の基板依存性が無い。さらに、その多結晶シ
リコン層の厚さが薄いため、α線による電荷発生
が極めて少ない。このため、メモリのソフト・エ
ラー耐性の向上に効果がある。また、多結晶シリ
コンをレーザ・アニールすることにより、相互に
コンダクタンスgmの向上が期待され、従つて、
メモリ・セルの転送MOSトランジスタとして、
極めて有効なものである。
第１、第３図に、本発明の具体的な実施例、第
２図に、本発明の実施例の一部断面図、第４図、
第５図、第６図にそれぞれ本発明の他の実施例を
示す。 １，２…転送MOSトランジスタ、３，４…駆
動MOSトランジスタ、５，６…負荷抵抗、７，
８…相補的データ線（Ｄ，）、９…ワード線
（Ｗ）、１０１，１０２…蓄積ノード、２０１…駆
動MOSトランジスタのゲート酸化膜、２０２…
第２層目の多結晶シリコン層、２０３…転送
MOSトランジスタのゲート酸化膜、２０４…第
１層目の多結晶シリコン層、２０５，２０８…素
子分離用酸化膜、２０６…シリコン基板、３０
１，３０２…転送MOSトランジスタのリーク抵
抗、１１，１２…負荷MOSトランジスタ、２０
７…多結晶シリコン層。
２図に、本発明の実施例の一部断面図、第４図、
第５図、第６図にそれぞれ本発明の他の実施例を
示す。 １，２…転送MOSトランジスタ、３，４…駆
動MOSトランジスタ、５，６…負荷抵抗、７，
８…相補的データ線（Ｄ，）、９…ワード線
（Ｗ）、１０１，１０２…蓄積ノード、２０１…駆
動MOSトランジスタのゲート酸化膜、２０２…
第２層目の多結晶シリコン層、２０３…転送
MOSトランジスタのゲート酸化膜、２０４…第
１層目の多結晶シリコン層、２０５，２０８…素
子分離用酸化膜、２０６…シリコン基板、３０
１，３０２…転送MOSトランジスタのリーク抵
抗、１１，１２…負荷MOSトランジスタ、２０
７…多結晶シリコン層。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも二つの駆動MOSトランジスタと
二つの転送MOSトランジスタとを含む２安定形
フリツプ・フロツプ型メモリ・セルにおいて、 該二つの駆動MOSトランジスタをシリコン基
板に形成し、該シリコン基板上の絶縁膜上に形成
したシリコン層で該二つの転送MOSトランジス
タを形成することによつて該一方の転送MOSト
ランジスタのソース領域またはドレイン領域の少
なくとも一方として動作するメモリ・セル第１蓄
積ノード領域と上記メモリ・セル中の一方の駆動
MOSトランジスタのゲート電極とを上記絶縁膜
上に形成した上記シリコン層の第１の単一の領域
で構成し、該第１の単一の領域を上記メモリ・セ
ル中の他方の駆動MOSトランジスタのドレイン
領域と第１の接続部を介して接続し、該他方の転
送MOSトランジスタのソース領域またはドレイ
ン領域の少なくとも一方として動作するメモリ・
セル蓄積第２ノード領域と上記メモリ・セル中の
上記他方の駆動MOSトランジスタのゲート電極
とを上記絶縁膜上に形成した上記シリコン層の第
２の単一の領域で構成し、該第２の単一の領域を
上記メモリ・セル中の上記一方の駆動MOSトラ
ンジスタのドレイン領域と第２の接続部を介して
接続したことを特徴とする半導体メモリ集積回路
装置。 ２ 前記シリコン層は、多結晶シリコン層である
ことを特徴とする特許請求の範囲第１項に記載の
半導体メモリ集積回路装置。 ３ 前記メモリ・セル蓄積ノード領域および前記
一方の駆動MOSトランジスタのゲート電極とし
て動作する前記シリコン層の前記単一の領域は前
記絶縁膜上の第１層目のシリコン層であり、前記
一方の転送MOSトランジスタのゲート電極を前
記絶縁膜上の第２層目のシリコン層もしくは金属
もしくは金属シリサイドで形成したことを特徴と
する特許請求の範囲第１項に記載の半導体メモリ
集積回路装置。 ４ 前記メモリ・セルの情報保持電流を前記転送
MOSトランジスタのソース・ドレイン間のリー
ク抵抗を介して供給することを特徴とする特許請
求の範囲第１項に記載の半導体メモリ集積回路装
置。 ５ 前記シリコン層は、前記絶縁膜上に形成され
た多結晶シリコンをレーザ等の熱的手段を用いて
単結晶化して形成されたものであることを特徴と
する特許請求の範囲第１項に記載の半導体メモリ
集積回路装置。 ６ 前記メモリ・セル中の二つの負荷MOSトラ
ンジスタは前記二つの駆動MOSトランジスタと
反対の導電型であり、該二つの負荷MOSトラン
ジスタのゲート電極は前記二つの駆動MOSトラ
ンジスタのゲート電極と共用され、該二つの負荷
MOSトランジスタは前記二つの駆動MOSトラン
ジスタの上部に積層化されてなることを特徴とす
る特許請求の範囲第１項に記載の半導体メモリ集
積回路装置。 ７ 前記絶縁膜は半導体基板上に形成されてなる
ことを特徴とする特許請求の範囲第１項乃至第６
項のいずれかに記載の半導体メモリ集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004163A JPS59130459A (ja) | 1983-01-17 | 1983-01-17 | 半導体メモリ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004163A JPS59130459A (ja) | 1983-01-17 | 1983-01-17 | 半導体メモリ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59130459A JPS59130459A (ja) | 1984-07-27 |
| JPH045271B2 true JPH045271B2 (ja) | 1992-01-30 |
Family
ID=11577070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004163A Granted JPS59130459A (ja) | 1983-01-17 | 1983-01-17 | 半導体メモリ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59130459A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222254A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 半導体記憶装置 |
| JPH0746702B2 (ja) * | 1986-08-01 | 1995-05-17 | 株式会社日立製作所 | 半導体記憶装置 |
| KR100215851B1 (ko) * | 1995-12-26 | 1999-08-16 | 구본준 | 반도체 소자의 구조 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54113270A (en) * | 1978-02-23 | 1979-09-04 | Nec Corp | Semiconductor device |
| US4724530A (en) * | 1978-10-03 | 1988-02-09 | Rca Corporation | Five transistor CMOS memory cell including diodes |
| SE444484B (sv) * | 1979-02-26 | 1986-04-14 | Rca Corp | Integrerad kretsanordning innefattande bl a en minnescell med en forsta och en andra inverterare |
| DE3028111A1 (de) * | 1980-07-24 | 1982-02-18 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement und seine verwendung fuer statische 6-transistorzelle |
-
1983
- 1983-01-17 JP JP58004163A patent/JPS59130459A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59130459A (ja) | 1984-07-27 |
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