JPS6019175B2 - クロツク位相同期回路 - Google Patents
クロツク位相同期回路Info
- Publication number
- JPS6019175B2 JPS6019175B2 JP51132058A JP13205876A JPS6019175B2 JP S6019175 B2 JPS6019175 B2 JP S6019175B2 JP 51132058 A JP51132058 A JP 51132058A JP 13205876 A JP13205876 A JP 13205876A JP S6019175 B2 JPS6019175 B2 JP S6019175B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- pulse
- circuit
- phase
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、ＰＣＭ信号の多重化等に於いて使用し得るク
ロック位相同期回路に関するものである。
ロック位相同期回路に関するものである。
複数系統のＰＣＭ信号を多重化して伝送する場合、各系
統のクロツク位相を同期させる必要がある。
統のクロツク位相を同期させる必要がある。
その為に各系統のクロックで動作するパルス発生器を設
け、各パルス発生器の出力パルス位相を比較して、不一
致の場合に何れか一方のパルス発生器を１ビットづつシ
フトさせることにより出力パルス位相を一致させること
ができる。その場合、第１図に示す構成が考えられる。
即ち各系統のクロックＣＬＫ１，ＣＬＫ２をリングカウ
ンタ等により構成されたパルス発生器ＰＯＩ，ＰＧ２に
加え、パルス発生器ＰＧ１，ＰＧ２の出力パルスＪＩＩ
〜ぐｌｎ，ぐ２１〜少２ｎの位相が一致するか否かを所
定の段の出力パルスを位相比較器にＭＰに加えて判別し
、位相が一致した場合は“１”を出力してシフトパルス
ＳＨＰがノア回路ＮＲ２を介して出力されないようにす
る。又位相不一致であれば位相比較器にＭＰは“０”を
出力し、“０”のシフトパルスＳＨＰがノア回路ＮＰ２
に加えられたとき、そのノア回路ＮＰ２の出力を“１”
として、ノア回路ＮＰＩを介してパルス発生器ＰＯＩに
加えられるクロックＣＬＫＩを１ビット分阻止する。従
って１ビットシフト型の位相同期ループが形成される。
しかし、第１図に示す構成に於いて、位相比較器ＣＭＰ
の出力が“０”で、シフトパルスＳＨＰが連続して“０
”の場合、ノア回路ＮＲ２の出力は連続して“１’’と
なるので、ノア回路ＮＲＩを介してクロックＣＬＫＩが
パルス発生器ＰＧＩに加えられなくなる。
け、各パルス発生器の出力パルス位相を比較して、不一
致の場合に何れか一方のパルス発生器を１ビットづつシ
フトさせることにより出力パルス位相を一致させること
ができる。その場合、第１図に示す構成が考えられる。
即ち各系統のクロックＣＬＫ１，ＣＬＫ２をリングカウ
ンタ等により構成されたパルス発生器ＰＯＩ，ＰＧ２に
加え、パルス発生器ＰＧ１，ＰＧ２の出力パルスＪＩＩ
〜ぐｌｎ，ぐ２１〜少２ｎの位相が一致するか否かを所
定の段の出力パルスを位相比較器にＭＰに加えて判別し
、位相が一致した場合は“１”を出力してシフトパルス
ＳＨＰがノア回路ＮＲ２を介して出力されないようにす
る。又位相不一致であれば位相比較器にＭＰは“０”を
出力し、“０”のシフトパルスＳＨＰがノア回路ＮＰ２
に加えられたとき、そのノア回路ＮＰ２の出力を“１”
として、ノア回路ＮＰＩを介してパルス発生器ＰＯＩに
加えられるクロックＣＬＫＩを１ビット分阻止する。従
って１ビットシフト型の位相同期ループが形成される。
しかし、第１図に示す構成に於いて、位相比較器ＣＭＰ
の出力が“０”で、シフトパルスＳＨＰが連続して“０
”の場合、ノア回路ＮＲ２の出力は連続して“１’’と
なるので、ノア回路ＮＲＩを介してクロックＣＬＫＩが
パルス発生器ＰＧＩに加えられなくなる。
即ちパルス発生器ＰＧＩは動作を停止することになる。
このようなシフトパルスＳＨＰが連続的に“０”となる
のは、電源投入時の初期設定不良等に於いて生じる可能
性がある。本発明は、前述の如き欠点を改善したもので
、その目的はパルス発生器の動作が停止したときに、自
動的にトリガさせることにある。以下実施例について詳
細に説明する。第２図は本発明の実施例のブロック線図
であり、第１図と同一符号は同一部分を示すものである
。
このようなシフトパルスＳＨＰが連続的に“０”となる
のは、電源投入時の初期設定不良等に於いて生じる可能
性がある。本発明は、前述の如き欠点を改善したもので
、その目的はパルス発生器の動作が停止したときに、自
動的にトリガさせることにある。以下実施例について詳
細に説明する。第２図は本発明の実施例のブロック線図
であり、第１図と同一符号は同一部分を示すものである
。
又しＯＳＣはロジカルオッシレータであって１ビットシ
フト型の位相同期ループ内に接続され、例えばノァ回路
ＮＲ３と遅延回路ＤＬとにより構成されている。なお他
の構成を採用し得ることは勿論である。又ｍＶはインバ
ータである。前述の如くシフトパルスＳＨＰが連続して
“０”の状態となると、ロジカルオツシレータＬＯＳＣ
は遅延回路ＤＬの遅延時間に相当する周期で発振を開始
し、シフトパルスＳＨＰが“１”の状態となると発振を
停止する。又正常の“０”のシフトパルスＳＨＰでは発
振が生じないように、遅延回路ＤＬの遅延時間は正常時
のシフトパルスＳＨＰの周期より長く設定されている。
位相比較器ＣＭＰの出力が“０”、即ち各パルス発生器
ＰＧ１，ＰＧ２の出力パルスの位相が不一致のとき、シ
フトパルスＳＨＰが連続して“０”となると、ノア回路
ＮＲ２の出力は“１”となるが、ロジカルオッシレータ
レＯＳＣが発振を開始し、ノア回路ＮＲ２の出力は発振
周期に従って“１”，“０”を繰返す。
フト型の位相同期ループ内に接続され、例えばノァ回路
ＮＲ３と遅延回路ＤＬとにより構成されている。なお他
の構成を採用し得ることは勿論である。又ｍＶはインバ
ータである。前述の如くシフトパルスＳＨＰが連続して
“０”の状態となると、ロジカルオツシレータＬＯＳＣ
は遅延回路ＤＬの遅延時間に相当する周期で発振を開始
し、シフトパルスＳＨＰが“１”の状態となると発振を
停止する。又正常の“０”のシフトパルスＳＨＰでは発
振が生じないように、遅延回路ＤＬの遅延時間は正常時
のシフトパルスＳＨＰの周期より長く設定されている。
位相比較器ＣＭＰの出力が“０”、即ち各パルス発生器
ＰＧ１，ＰＧ２の出力パルスの位相が不一致のとき、シ
フトパルスＳＨＰが連続して“０”となると、ノア回路
ＮＲ２の出力は“１”となるが、ロジカルオッシレータ
レＯＳＣが発振を開始し、ノア回路ＮＲ２の出力は発振
周期に従って“１”，“０”を繰返す。
従ってノア回路ＮＲＩを介して間欠的にクロックＣＬＫ
Ｉがパルス発生器ＰＧＩに加えられるので、パルス発生
器ＰＧＩは動作を停止することなく、位相同期作用を継
続することができる。第３図は第２図の更に詳細なブロ
ック線図を示し、第２図と同一符号は同一部分を示すも
ので、各パルス発生器ＰＧ１，ＰＧ２は、フリツプフロ
ツプＦＦＩ〜ＦＦｎ，ＦＦＩ′〜ＦＦｎ′によるリング
カウンタ構成のものであり、出力パルスＪＩＩ〜◇ｌｎ
，Ｊ２１〜◇２ｎは、位相同期状態では、何れか一つだ
け“０”で、他の“１”であって、ｎビット周期で巡回
するものである。
Ｉがパルス発生器ＰＧＩに加えられるので、パルス発生
器ＰＧＩは動作を停止することなく、位相同期作用を継
続することができる。第３図は第２図の更に詳細なブロ
ック線図を示し、第２図と同一符号は同一部分を示すも
ので、各パルス発生器ＰＧ１，ＰＧ２は、フリツプフロ
ツプＦＦＩ〜ＦＦｎ，ＦＦＩ′〜ＦＦｎ′によるリング
カウンタ構成のものであり、出力パルスＪＩＩ〜◇ｌｎ
，Ｊ２１〜◇２ｎは、位相同期状態では、何れか一つだ
け“０”で、他の“１”であって、ｎビット周期で巡回
するものである。
位相比較器ＣＭＰは／ア回路ＮＲ４とフリツプフロツプ
ＦＦＡとにより構成され、パルス発生器ＰＧ１，ＰＧ２
の特定の出力を比較するもので、実施例では、最終段の
出力パルス０１ｎ，Ｊ２ｎを比較する場合を示している
。フリップフロツプＦＦＡのクロツク端子ＣＬに／ア回
路ＮＲ４の出力、データ端子Ｄに出力パルス？２ｎが加
えられ、出力パルス０１ｎの“０”に対して出力パルス
ぐ２ｎが“０”で一致していると、フリツブフロツプＦ
ＦＡのＱ端子が“１”となり、出力パルス？２ｎが“１
”で不一致の場合はＱ端子は“０”となる。なお位相比
較器ＣＭＰは、電源投入時又はクロック断時には強制的
にフリップフロッブＦＦＡのＱ端子が“０”となるよう
に構成されているものである。位相同期が確立されてい
ないとき、シフトパルスＳＨＰが“１”の場合、ノア回
路ＮＲ２の出力は“０”となり、パルス発生器ＰＧＩは
クロツクＣＬＫＩによりリングカウンタ動作を行なう。
ＦＦＡとにより構成され、パルス発生器ＰＧ１，ＰＧ２
の特定の出力を比較するもので、実施例では、最終段の
出力パルス０１ｎ，Ｊ２ｎを比較する場合を示している
。フリップフロツプＦＦＡのクロツク端子ＣＬに／ア回
路ＮＲ４の出力、データ端子Ｄに出力パルス？２ｎが加
えられ、出力パルス０１ｎの“０”に対して出力パルス
ぐ２ｎが“０”で一致していると、フリツブフロツプＦ
ＦＡのＱ端子が“１”となり、出力パルス？２ｎが“１
”で不一致の場合はＱ端子は“０”となる。なお位相比
較器ＣＭＰは、電源投入時又はクロック断時には強制的
にフリップフロッブＦＦＡのＱ端子が“０”となるよう
に構成されているものである。位相同期が確立されてい
ないとき、シフトパルスＳＨＰが“１”の場合、ノア回
路ＮＲ２の出力は“０”となり、パルス発生器ＰＧＩは
クロツクＣＬＫＩによりリングカウンタ動作を行なう。
この時位相比較器ＣＭＰは、出力パルス０１ｎ，０２ｎ
を比較し、不一致であれば“０”を出力し、シフトパル
スＳＨＰが“０”のとき、ノア回路ＮＲＩによりクロツ
クＣＬＫＩを１ビット分禁止し、パルス発生器ＰＯＩの
位相を１ビットシフトする。この動作を繰返して、位相
比較器ＣＭ円の出力が“１”即ち出力パルス◇ｌｎ，Ｊ
２ｎの位相が−致すると、ノア回路ＮＲ２の出力は常に
“０”となり、位相同期ループが確立する。ロジカルオ
ッシレータＤＯＳＣを設けない場合、シフトパルスＳＨ
Ｐが“０”、位相比較器ＣＭＰの出力が“０”のとき、
ノア回路ＮＲ２の出力は“１”となり、ノア回路ＮＲＩ
によりクロツクＣＬＫＩが禁止され、このとき、出力パ
ルス◇１（ｎ−１）が“０”であったとすると、パルス
発生器ＰＧＩの動作は停止することになる。
を比較し、不一致であれば“０”を出力し、シフトパル
スＳＨＰが“０”のとき、ノア回路ＮＲＩによりクロツ
クＣＬＫＩを１ビット分禁止し、パルス発生器ＰＯＩの
位相を１ビットシフトする。この動作を繰返して、位相
比較器ＣＭ円の出力が“１”即ち出力パルス◇ｌｎ，Ｊ
２ｎの位相が−致すると、ノア回路ＮＲ２の出力は常に
“０”となり、位相同期ループが確立する。ロジカルオ
ッシレータＤＯＳＣを設けない場合、シフトパルスＳＨ
Ｐが“０”、位相比較器ＣＭＰの出力が“０”のとき、
ノア回路ＮＲ２の出力は“１”となり、ノア回路ＮＲＩ
によりクロツクＣＬＫＩが禁止され、このとき、出力パ
ルス◇１（ｎ−１）が“０”であったとすると、パルス
発生器ＰＧＩの動作は停止することになる。
本発明は、ロジカルオツシレータＬＯＳＣを設けたこと
により、シフトパルスＳＨＰの“０”の連続により遅延
回路ＤＬの遅延時間に相当する周期で発振し、ノア回路
ＮＲ２に“１”，“０”を交互に加えることになる。例
えば第４図ａをシフトパルスＳＨＰとすると、ロジカル
オツシレータＬＯＳＣは、同図ｂに示すように、シフト
パルスＳＨＰの“０が遅延回路ＤＬのの遅延時間？以上
継続するときに遅延時間７の“１”，“０”の発振を行
なうもので、位相比較器にＭＰの出力が“０”でシフト
パルスＳＨＰが“０”であっても、ノア回路ＮＲ２の出
力は、ロジカルオッシレータＬＯＳＣの発振出力により
“１”，“０を繰返すから、ノア回路ＮＲＩによる継続
したクロツクＣＬＫＩの禁止はなくなり、パルス発生器
ＰＯＩの動作が停止することはなくなる。又ロジカルオ
ツシレータＬＯＳＣの出力は、シフトパルスＳＨＰが正
常にｎビットの周期で“０”となる場合は、遅延回路Ｄ
Ｌの遅延時間ヶ以下の“０”の期間であるから、シフト
パルスＳＨＰと同一波形の出力波形となる。以上説明し
たように、本発明は１ビットシフト型の位相同期ループ
内にロジカルオツシレータＬＯＳＣを設け、パルス発生
器の動作が停止するような論理条件、例えば前述の実施
例に於いて位相比較器ＣＭＰの出力が“０”でシフトパ
ルスＳＨＰが“０”の条件に於いて、ロジカルオツシレ
ー夕ＬＯＳＣが自動的に発振するように構成し、その発
振により１ビットシフト型の位相同期ループをトリガし
て、位相同期作用を継続させることができるものである
。
により、シフトパルスＳＨＰの“０”の連続により遅延
回路ＤＬの遅延時間に相当する周期で発振し、ノア回路
ＮＲ２に“１”，“０”を交互に加えることになる。例
えば第４図ａをシフトパルスＳＨＰとすると、ロジカル
オツシレータＬＯＳＣは、同図ｂに示すように、シフト
パルスＳＨＰの“０が遅延回路ＤＬのの遅延時間？以上
継続するときに遅延時間７の“１”，“０”の発振を行
なうもので、位相比較器にＭＰの出力が“０”でシフト
パルスＳＨＰが“０”であっても、ノア回路ＮＲ２の出
力は、ロジカルオッシレータＬＯＳＣの発振出力により
“１”，“０を繰返すから、ノア回路ＮＲＩによる継続
したクロツクＣＬＫＩの禁止はなくなり、パルス発生器
ＰＯＩの動作が停止することはなくなる。又ロジカルオ
ツシレータＬＯＳＣの出力は、シフトパルスＳＨＰが正
常にｎビットの周期で“０”となる場合は、遅延回路Ｄ
Ｌの遅延時間ヶ以下の“０”の期間であるから、シフト
パルスＳＨＰと同一波形の出力波形となる。以上説明し
たように、本発明は１ビットシフト型の位相同期ループ
内にロジカルオツシレータＬＯＳＣを設け、パルス発生
器の動作が停止するような論理条件、例えば前述の実施
例に於いて位相比較器ＣＭＰの出力が“０”でシフトパ
ルスＳＨＰが“０”の条件に於いて、ロジカルオツシレ
ー夕ＬＯＳＣが自動的に発振するように構成し、その発
振により１ビットシフト型の位相同期ループをトリガし
て、位相同期作用を継続させることができるものである
。
【図面の簡単な説明】
第１図は１ビットシフト型位相同期ループを有する位相
同期回路のブロック線図、第２図は本発明の実施例のブ
ロック線図、第３図は第２図の更に詳細なブロック線図
、第４図はロジカルオッシレータの動作説明図である。 ＰＧ１，ＰＧ２はパルス発生器、ＣＭｍ‘ま位相比較器
、ＵＯＳＣはロジカルオツシレータである。第１図第２
図 第４図 第３図
同期回路のブロック線図、第２図は本発明の実施例のブ
ロック線図、第３図は第２図の更に詳細なブロック線図
、第４図はロジカルオッシレータの動作説明図である。 ＰＧ１，ＰＧ２はパルス発生器、ＣＭｍ‘ま位相比較器
、ＵＯＳＣはロジカルオツシレータである。第１図第２
図 第４図 第３図
Claims (1)
- １ パルス発生器の出力パルスをシフトパルスとして位
相同期を行なわせる１ビツトシフト型の位相同期ループ
内に、該位相同期ループの論理条件で前記パルス発生器
の動作が停止したときのみ自動的に発振して前記位相同
期ループをトリガするロジカルオツシレータを設けたこ
とを特徴とするクロツク位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51132058A JPS6019175B2 (ja) | 1976-11-02 | 1976-11-02 | クロツク位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51132058A JPS6019175B2 (ja) | 1976-11-02 | 1976-11-02 | クロツク位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5356913A JPS5356913A (en) | 1978-05-23 |
| JPS6019175B2 true JPS6019175B2 (ja) | 1985-05-15 |
Family
ID=15072523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51132058A Expired JPS6019175B2 (ja) | 1976-11-02 | 1976-11-02 | クロツク位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019175B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4637018A (en) * | 1984-08-29 | 1987-01-13 | Burroughs Corporation | Automatic signal delay adjustment method |
-
1976
- 1976-11-02 JP JP51132058A patent/JPS6019175B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5356913A (en) | 1978-05-23 |
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