JPH09326679A - クロック発生回路 - Google Patents
クロック発生回路Info
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- JPH09326679A JPH09326679A JP8145874A JP14587496A JPH09326679A JP H09326679 A JPH09326679 A JP H09326679A JP 8145874 A JP8145874 A JP 8145874A JP 14587496 A JP14587496 A JP 14587496A JP H09326679 A JPH09326679 A JP H09326679A
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- 230000010355 oscillation Effects 0.000 claims abstract description 146
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 abstract description 15
- 239000013078 crystal Substances 0.000 description 16
- 238000010586 diagram Methods 0.000 description 10
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- 230000001052 transient effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】
【課題】 電源投入からクロック出力開始までの時間を
短縮する。 【解決手段】 電源が投入されると、パワーオンリセッ
ト回路６からのリセット信号により、カウンタ回路５の
フリップフロップＦＲ１〜ＦＲｍがリセットされ、切り
換え信号が“Ｌ”となるので、切り換え回路４は、高速
発振回路２からの高速発振クロックを分周回路３によっ
て低速発振回路の発振数周波数に分周した分周クロック
を周辺回路に供給する。次に低速発振回路１が発振を開
始すると、この低速発振クロックはカウンタ回路５に入
力され、カウンタ回路５はＦＲ１〜ＦＲｍにより低速発
振クロックのクロック数をカウントし、所定数カウント
するとＦＲｍの反転出力端子ＱＢが“Ｌ”から“Ｈ”と
なるので、切り換え信号が“Ｌ”から“Ｈ”となる。こ
れにより、切り換え回路４は、各周辺回路への供給クロ
ックを分周クロックから低速発振クロックに切り換え
る。
短縮する。 【解決手段】 電源が投入されると、パワーオンリセッ
ト回路６からのリセット信号により、カウンタ回路５の
フリップフロップＦＲ１〜ＦＲｍがリセットされ、切り
換え信号が“Ｌ”となるので、切り換え回路４は、高速
発振回路２からの高速発振クロックを分周回路３によっ
て低速発振回路の発振数周波数に分周した分周クロック
を周辺回路に供給する。次に低速発振回路１が発振を開
始すると、この低速発振クロックはカウンタ回路５に入
力され、カウンタ回路５はＦＲ１〜ＦＲｍにより低速発
振クロックのクロック数をカウントし、所定数カウント
するとＦＲｍの反転出力端子ＱＢが“Ｌ”から“Ｈ”と
なるので、切り換え信号が“Ｌ”から“Ｈ”となる。こ
れにより、切り換え回路４は、各周辺回路への供給クロ
ックを分周クロックから低速発振クロックに切り換え
る。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロコント
ローラ等に用いられ、所定周波数のクロックを発生させ
るクロック発生回路に関するものである。
ローラ等に用いられ、所定周波数のクロックを発生させ
るクロック発生回路に関するものである。
【０００２】
【従来の技術】図８は従来のクロック発生回路の一例を
示す回路構成図である。図８において従来のクロック発
生回路１００は、発振周波数が３２．７６８［ｋＨｚ］
の水晶発振子Ｘ１が接続される部品接続端子Ｔ１および
Ｔ２と、このＴ１−Ｔ２間に挿入された抵抗Ｒ１と、入
力端子がＴ１に接続され、出力端子がＴ２に接続された
インバータＩ１と、入力端子がＩ１の出力端子に接続さ
れ、出力端子から低速発振クロックを出力するインバー
タＩ２とを有し、水晶発振子Ｘ１によって決まる周波数
のクロックを発生させ、マイクロコントローラ等の各周
辺回路に供給するものである。
示す回路構成図である。図８において従来のクロック発
生回路１００は、発振周波数が３２．７６８［ｋＨｚ］
の水晶発振子Ｘ１が接続される部品接続端子Ｔ１および
Ｔ２と、このＴ１−Ｔ２間に挿入された抵抗Ｒ１と、入
力端子がＴ１に接続され、出力端子がＴ２に接続された
インバータＩ１と、入力端子がＩ１の出力端子に接続さ
れ、出力端子から低速発振クロックを出力するインバー
タＩ２とを有し、水晶発振子Ｘ１によって決まる周波数
のクロックを発生させ、マイクロコントローラ等の各周
辺回路に供給するものである。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
のクロック発生回路においては、発振周波数は低くなる
ほど電源投入から発振開始までに時間がかかり、図８の
クロック発生回路のように、数１０［ｋＨｚ］の低周波
クロックを発生させる場合は、電源投入から発振開始ま
でに１〜数１０秒の時間がかかるという問題があり、こ
のためクロックが供給されるマイクロコントローラ等の
電源投入から動作開始までの時間もこの制約を受けてい
た。
のクロック発生回路においては、発振周波数は低くなる
ほど電源投入から発振開始までに時間がかかり、図８の
クロック発生回路のように、数１０［ｋＨｚ］の低周波
クロックを発生させる場合は、電源投入から発振開始ま
でに１〜数１０秒の時間がかかるという問題があり、こ
のためクロックが供給されるマイクロコントローラ等の
電源投入から動作開始までの時間もこの制約を受けてい
た。
【０００４】本発明は、このような従来の問題を解決す
るものであり、電源投入からクロック出力開始までの時
間を短縮することを目的とするものである。
るものであり、電源投入からクロック出力開始までの時
間を短縮することを目的とするものである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明のクロック発生回路は、電源を投入した後、第
１の時間経過後に第１の周波数のクロックを発生し始め
る第１のクロック発生手段と、電源を投入した後、上記
第１の時間よりも短い第２の時間経過後に、上記第１の
周波数よりも高い第２の周波数のクロックを発生し始め
る第２のクロック発生手段と、上記第２のクロック発生
手段の出力を上記第１の周波数のクロックに変換する周
波数変換回路と、上記第１のクロック発生手段の出力と
上記周波数変換回路の出力を選択して出力する切換え回
路と、電源が投入されたとき、最初は上記切換え回路に
上記周波数変換回路を選択させ、上記第１のクロック発
生手段が上記第１の周波数のクロックを発生し始めた後
は、上記切換え回路に上記第１のクロック発生手段の出
力を選択させる切換え制御回路とを備えたことを特徴と
するものである。
に本発明のクロック発生回路は、電源を投入した後、第
１の時間経過後に第１の周波数のクロックを発生し始め
る第１のクロック発生手段と、電源を投入した後、上記
第１の時間よりも短い第２の時間経過後に、上記第１の
周波数よりも高い第２の周波数のクロックを発生し始め
る第２のクロック発生手段と、上記第２のクロック発生
手段の出力を上記第１の周波数のクロックに変換する周
波数変換回路と、上記第１のクロック発生手段の出力と
上記周波数変換回路の出力を選択して出力する切換え回
路と、電源が投入されたとき、最初は上記切換え回路に
上記周波数変換回路を選択させ、上記第１のクロック発
生手段が上記第１の周波数のクロックを発生し始めた後
は、上記切換え回路に上記第１のクロック発生手段の出
力を選択させる切換え制御回路とを備えたことを特徴と
するものである。
【０００６】請求項２に記載のクロック発生回路は、上
記第１のクロック発生手段が、発振部品接続端子を有
し、この発振部品接続端子に発振部品が接続されたとき
に上記発振部品と協働して発振し、上記第１の周波数の
クロックを発生することを特徴とするものである。
記第１のクロック発生手段が、発振部品接続端子を有
し、この発振部品接続端子に発振部品が接続されたとき
に上記発振部品と協働して発振し、上記第１の周波数の
クロックを発生することを特徴とするものである。
【０００７】請求項３に記載のクロック発生回路は、上
記第２のクロック発生手段が、発振部品接続端子を有
し、この発振部品接続端子に発振部品が接続されたとき
に上記発振部品と協働して発振し、上記第２の周波数の
クロックを発生することを特徴とするものである。
記第２のクロック発生手段が、発振部品接続端子を有
し、この発振部品接続端子に発振部品が接続されたとき
に上記発振部品と協働して発振し、上記第２の周波数の
クロックを発生することを特徴とするものである。
【０００８】請求項４に記載のクロック発生回路は、上
記第２のクロック発生手段が、ＣＲ発振回路であること
を特徴とするものである。
記第２のクロック発生手段が、ＣＲ発振回路であること
を特徴とするものである。
【０００９】請求項５に記載のクロック発生回路は、上
記切換え制御回路は、上記第１のクロック発生手段が、
安定的に上記第１の周波数のクロックを発生し始めてか
ら、上記切換え回路に、上記周波数変換回路の出力から
上記第１のクロック発生手段の出力への切換えを行なわ
せることを特徴とするものである。
記切換え制御回路は、上記第１のクロック発生手段が、
安定的に上記第１の周波数のクロックを発生し始めてか
ら、上記切換え回路に、上記周波数変換回路の出力から
上記第１のクロック発生手段の出力への切換えを行なわ
せることを特徴とするものである。
【００１０】請求項６に記載のクロック発生回路は、上
記切換え制御回路が、電源が投入されてから所定時間経
過後に、上記切換え回路に、上記周波数変換回路の出力
から上記第１のクロック発生手段の出力への切換えを行
なわせることを特徴とするものである。
記切換え制御回路が、電源が投入されてから所定時間経
過後に、上記切換え回路に、上記周波数変換回路の出力
から上記第１のクロック発生手段の出力への切換えを行
なわせることを特徴とするものである。
【００１１】請求項７に記載のクロック発生回路は、上
記切換え制御回路が、上記切換え回路に、上記周波数変
換回路の出力から上記第１のクロック発生手段の出力へ
の切換えを行なわせた後、上記第１のクロック発生手段
にクロックの出力を停止させることを特徴とする請求項
１に記載のクロック発生回路。
記切換え制御回路が、上記切換え回路に、上記周波数変
換回路の出力から上記第１のクロック発生手段の出力へ
の切換えを行なわせた後、上記第１のクロック発生手段
にクロックの出力を停止させることを特徴とする請求項
１に記載のクロック発生回路。
【００１２】従って本発明によれば、電源が投入される
と、切り換え制御回路によって、電源投入から発振開始
までの時間が第１のクロック発生手段よりも短い第２の
クロック発生手段からのクロックを周波数変換回路によ
り第１の周波数に変換したクロックを切り換え回路が出
力するようにしておき、第１のクロック発生手段が発振
を開始してから、切り換え回路の出力を第１のクロック
発生手段の出力クロックに切り換えさせることにより、
電源投入からクロック出力開始までの時間を短縮するこ
とができる。尚、このとき第１のクロック発生手段の出
力クロックと周波数変換回路の出力クロックは同位相で
ある必要はない。
と、切り換え制御回路によって、電源投入から発振開始
までの時間が第１のクロック発生手段よりも短い第２の
クロック発生手段からのクロックを周波数変換回路によ
り第１の周波数に変換したクロックを切り換え回路が出
力するようにしておき、第１のクロック発生手段が発振
を開始してから、切り換え回路の出力を第１のクロック
発生手段の出力クロックに切り換えさせることにより、
電源投入からクロック出力開始までの時間を短縮するこ
とができる。尚、このとき第１のクロック発生手段の出
力クロックと周波数変換回路の出力クロックは同位相で
ある必要はない。
【００１３】また請求項４に記載のクロック発生回路に
よれば、第２の発振部品として、電源投入とほぼ同時に
発振を開始するＣＲ発振器を用いることにより、水晶発
振子等を用いた場合よりもさらに電源投入からクロック
出力開始までの時間を短縮することができる。尚、ＣＲ
発振器は、一般的に水晶発振子等よりも発振周波数の精
度が悪い（ばらつきが大きい）が、第２のクロック発生
手段の出力クロックを用いるのは、電源投入から第１の
クロック発生手段の発振開始までの短い時間であるので
問題ない。
よれば、第２の発振部品として、電源投入とほぼ同時に
発振を開始するＣＲ発振器を用いることにより、水晶発
振子等を用いた場合よりもさらに電源投入からクロック
出力開始までの時間を短縮することができる。尚、ＣＲ
発振器は、一般的に水晶発振子等よりも発振周波数の精
度が悪い（ばらつきが大きい）が、第２のクロック発生
手段の出力クロックを用いるのは、電源投入から第１の
クロック発生手段の発振開始までの短い時間であるので
問題ない。
【００１４】また請求項７に記載のクロック発生回路に
よれば、切り換え制御回路によって、切り換え回路が第
１のクロック発生手段からのクロックを出力していると
きには、第２のクロック発生手段のクロック出力を停止
させることにより、消費電力を小さくすることができ
る。
よれば、切り換え制御回路によって、切り換え回路が第
１のクロック発生手段からのクロックを出力していると
きには、第２のクロック発生手段のクロック出力を停止
させることにより、消費電力を小さくすることができ
る。
【００１５】
第１の実施形態 図１は本発明の第１の実施形態を示すクロック発生回路
の回路構成図である。図１に示すクロック発生回路は、
発振周波数が３２．７６８［ｋＨｚ］の水晶発振子Ｘ１
（第１の発振部品）が接続されており、電源投入から１
〜数１０秒後に、水晶発振子Ｘ１の発振周波数（第１の
周波数）で発振を開始する低速発振回路１（第１のクロ
ック発生手段）と、発振周波数が水晶発振子Ｘ１の２n
倍（ｎは正の整数）の周波数である水晶発振子Ｘ２（第
２の発振部品）が接続されており、電源投入から５〜１
０［ｍｓ］後に、水晶発振子Ｘ２の発振周波数（第２の
周波数）で発振を開始する高速発振回路２（第２のクロ
ック発生手段）と、高速発振回路２の出力クロック（以
下、高速発振クロックと称する）を２n 分周する分周回
路３（周波数変換回路）と、電源投入時にリセット信号
を出力するパワーオンリセット回路６と、前記リセット
信号が入力されると、Ｌｏｗレベル（以下、“Ｌ”と表
記する）の切り換え信号を出力するとともに、低速発振
クロックのクロック数のカウントを開始し、所定数カウ
ントすることにより、低速発振回路１が定常発振（安定
発振）を開始したと判断し、切り換え信号を“Ｌ”から
Ｈｉｇｈレベル（以下、“Ｈ”と表記する）に変化させ
るカウンタ回路５と、切り換え信号が“Ｌ”のとき、分
周回路３の出力クロック（以下、分周クロックと称す
る）を供給クロックとしてマイクロコントローラの各周
辺回路に供給し、切り換え制御信号が“Ｈ”のとき、低
速発振回路１の出力クロック（以下、低速発振クロック
と称する）を各周辺回路に供給する切り換え回路４とを
有する。尚、カウンタ回路５とパワーオンリセット回路
６は切り換え制御回路を構成する。また低速発振回路１
は、図８に示す従来のクロック発生回路と同じである。
の回路構成図である。図１に示すクロック発生回路は、
発振周波数が３２．７６８［ｋＨｚ］の水晶発振子Ｘ１
（第１の発振部品）が接続されており、電源投入から１
〜数１０秒後に、水晶発振子Ｘ１の発振周波数（第１の
周波数）で発振を開始する低速発振回路１（第１のクロ
ック発生手段）と、発振周波数が水晶発振子Ｘ１の２n
倍（ｎは正の整数）の周波数である水晶発振子Ｘ２（第
２の発振部品）が接続されており、電源投入から５〜１
０［ｍｓ］後に、水晶発振子Ｘ２の発振周波数（第２の
周波数）で発振を開始する高速発振回路２（第２のクロ
ック発生手段）と、高速発振回路２の出力クロック（以
下、高速発振クロックと称する）を２n 分周する分周回
路３（周波数変換回路）と、電源投入時にリセット信号
を出力するパワーオンリセット回路６と、前記リセット
信号が入力されると、Ｌｏｗレベル（以下、“Ｌ”と表
記する）の切り換え信号を出力するとともに、低速発振
クロックのクロック数のカウントを開始し、所定数カウ
ントすることにより、低速発振回路１が定常発振（安定
発振）を開始したと判断し、切り換え信号を“Ｌ”から
Ｈｉｇｈレベル（以下、“Ｈ”と表記する）に変化させ
るカウンタ回路５と、切り換え信号が“Ｌ”のとき、分
周回路３の出力クロック（以下、分周クロックと称す
る）を供給クロックとしてマイクロコントローラの各周
辺回路に供給し、切り換え制御信号が“Ｈ”のとき、低
速発振回路１の出力クロック（以下、低速発振クロック
と称する）を各周辺回路に供給する切り換え回路４とを
有する。尚、カウンタ回路５とパワーオンリセット回路
６は切り換え制御回路を構成する。また低速発振回路１
は、図８に示す従来のクロック発生回路と同じである。
【００１６】低速発振回路１は、水晶発振子Ｘ１が接続
される部品接続端子Ｔ１およびＴ２と、このＴ１−Ｔ２
間に挿入された抵抗Ｒ１と、入力端子がＴ１に接続さ
れ、出力端子がＴ２に接続されたインバータＩ１と、入
力端子がＩ１の出力端子に接続され、出力端子から低速
発振クロックを出力するインバータＩ２とを有する。ま
た高速発振回路２は、水晶発振子Ｘ２が接続される部品
接続端子Ｔ３およびＴ４と、このＴ３−Ｔ４間に挿入さ
れた抵抗Ｒ２と、入力端子がＴ３に接続され、出力端子
がＴ４に接続されたインバータＩ３と、入力端子がＩ３
の出力端子に接続され、出力端子から高速発振クロック
を出力するインバータＩ４とを有する。
される部品接続端子Ｔ１およびＴ２と、このＴ１−Ｔ２
間に挿入された抵抗Ｒ１と、入力端子がＴ１に接続さ
れ、出力端子がＴ２に接続されたインバータＩ１と、入
力端子がＩ１の出力端子に接続され、出力端子から低速
発振クロックを出力するインバータＩ２とを有する。ま
た高速発振回路２は、水晶発振子Ｘ２が接続される部品
接続端子Ｔ３およびＴ４と、このＴ３−Ｔ４間に挿入さ
れた抵抗Ｒ２と、入力端子がＴ３に接続され、出力端子
がＴ４に接続されたインバータＩ３と、入力端子がＩ３
の出力端子に接続され、出力端子から高速発振クロック
を出力するインバータＩ４とを有する。
【００１７】分周回路３は、データ入力端子Ｄと反転出
力端子ＱＢを接続したｎ個のＤ−フリップフロップＦ
１、Ｆ２…Ｆｎからなり、初段のＦ１のトリガ入力端子
ＣＫに高速発振クロックが入力され、Ｆ２〜Ｆｎの各Ｃ
Ｋを前段のフリップフロップのＱＢに接続し、最終段の
ＦｎのＱＢから、高速発振クロックを２n 分周した分周
クロックを出力する。
力端子ＱＢを接続したｎ個のＤ−フリップフロップＦ
１、Ｆ２…Ｆｎからなり、初段のＦ１のトリガ入力端子
ＣＫに高速発振クロックが入力され、Ｆ２〜Ｆｎの各Ｃ
Ｋを前段のフリップフロップのＱＢに接続し、最終段の
ＦｎのＱＢから、高速発振クロックを２n 分周した分周
クロックを出力する。
【００１８】パワーオンリセット回路６は、一端が接地
された抵抗Ｒ３と、一端がＲ３の他端に接続され、他端
が電源ＶＤＤに接続されたコンデンサＣ１とを有し、電
源ＶＤＤが投入されたとき、Ｒ３とＣ１の接続点から
“Ｈ”のリセット信号を出力する。
された抵抗Ｒ３と、一端がＲ３の他端に接続され、他端
が電源ＶＤＤに接続されたコンデンサＣ１とを有し、電
源ＶＤＤが投入されたとき、Ｒ３とＣ１の接続点から
“Ｈ”のリセット信号を出力する。
【００１９】カウンタ回路５は、低速発振クロックが入
力されるとともに、切り換え信号が反転入力される２入
力のＡＮＤゲートＡ１と、データ入力端子Ｄと反転出力
端子ＱＢを接続したｍ個（ｍは正の整数）のリセット端
子付きのＤ−フリップフロップＦＲ１、ＦＲ２…ＦＲｍ
とを有し、フリップフロップＦＲ１〜ＦＲｍのリセット
端子Ｒにはリセット信号が入力され、初段のＦＲ１のト
リガ入力端子ＣＫをＡ１の出力端子に接続し、ＦＲ２〜
ＦＲｍの各ＣＫを前段のフリップフロップのＱＢに接続
し、最終段のＦＲｍのＱＢから切り換え信号を出力す
る。ここでフリップフロップＦＲの段数ｍは、低速発振
回路１の過渡発振期間（発振開始から定常発振開始まで
の期間）を考慮して決める。例えば、低速発振回路１が
発振を開始してから、低周波発振クロックの１５クロッ
ク目程度までに定常発振を開始するのであれば、ｍ＝５
として、低周波発振信号の１６クロック目で切り換え信
号が“Ｌ”から“Ｈ”に変化するようにする。
力されるとともに、切り換え信号が反転入力される２入
力のＡＮＤゲートＡ１と、データ入力端子Ｄと反転出力
端子ＱＢを接続したｍ個（ｍは正の整数）のリセット端
子付きのＤ−フリップフロップＦＲ１、ＦＲ２…ＦＲｍ
とを有し、フリップフロップＦＲ１〜ＦＲｍのリセット
端子Ｒにはリセット信号が入力され、初段のＦＲ１のト
リガ入力端子ＣＫをＡ１の出力端子に接続し、ＦＲ２〜
ＦＲｍの各ＣＫを前段のフリップフロップのＱＢに接続
し、最終段のＦＲｍのＱＢから切り換え信号を出力す
る。ここでフリップフロップＦＲの段数ｍは、低速発振
回路１の過渡発振期間（発振開始から定常発振開始まで
の期間）を考慮して決める。例えば、低速発振回路１が
発振を開始してから、低周波発振クロックの１５クロッ
ク目程度までに定常発振を開始するのであれば、ｍ＝５
として、低周波発振信号の１６クロック目で切り換え信
号が“Ｌ”から“Ｈ”に変化するようにする。
【００２０】切り換え回路４は、低速発振クロックと切
り換え信号がそれぞれ入力される２入力のＡＮＤゲート
Ａ２と、分周クロックが入力されるとともに、切り換え
信号が反転入力される２入力のＡＮＤゲートＡ３と、入
力端子がＡ２の出力端子およびＡ３の出力端子にそれぞ
れ接続された２入力のＯＲゲートＯ１とを有し、Ｏ１の
出力端子からマイクロコントローラの各周辺回路にクロ
ックを供給する。
り換え信号がそれぞれ入力される２入力のＡＮＤゲート
Ａ２と、分周クロックが入力されるとともに、切り換え
信号が反転入力される２入力のＡＮＤゲートＡ３と、入
力端子がＡ２の出力端子およびＡ３の出力端子にそれぞ
れ接続された２入力のＯＲゲートＯ１とを有し、Ｏ１の
出力端子からマイクロコントローラの各周辺回路にクロ
ックを供給する。
【００２１】次に、図１に示すクロック発生回路の動作
について説明する。図２は図１に示すクロック発生回路
のタイミングチャートである。尚、図２には、高速発振
回路２が低速発振クロックの２倍の周波数の高速発振ク
ロックを出力し、分周回路３がこれを２分周する場合
（ｎ＝２の場合）を示してあり、またカウンタ回路５に
おいてフリップフロップを５個設けた場合（ｍ＝５の場
合）を示してある。低速発振回路１は時刻ｔ２から時刻
ｔ３までの期間中に過渡発振から定常発振に移行するも
のとする。
について説明する。図２は図１に示すクロック発生回路
のタイミングチャートである。尚、図２には、高速発振
回路２が低速発振クロックの２倍の周波数の高速発振ク
ロックを出力し、分周回路３がこれを２分周する場合
（ｎ＝２の場合）を示してあり、またカウンタ回路５に
おいてフリップフロップを５個設けた場合（ｍ＝５の場
合）を示してある。低速発振回路１は時刻ｔ２から時刻
ｔ３までの期間中に過渡発振から定常発振に移行するも
のとする。
【００２２】図２において、時刻ｔ０に電源が投入され
ると、まずパワーオンリセット回路６からカウンタ回路
５のフリップフロップＦＲ１〜ＦＲｍのリセット端子Ｒ
へリセット信号が入力されてＦＲ１〜ＦＲｍがリセット
され、カウンタ回路５が初期化される。従って切り換え
信号は“Ｌ”であり、切り換え回路４は分周回路３から
のクロックを出力するように設定される。
ると、まずパワーオンリセット回路６からカウンタ回路
５のフリップフロップＦＲ１〜ＦＲｍのリセット端子Ｒ
へリセット信号が入力されてＦＲ１〜ＦＲｍがリセット
され、カウンタ回路５が初期化される。従って切り換え
信号は“Ｌ”であり、切り換え回路４は分周回路３から
のクロックを出力するように設定される。
【００２３】次に時刻ｔ１（時刻ｔ０から５〜１０［ｍ
ｓ］後）になると、高速発振回路２が発振を開始し、高
速発振クロック（図示せず）が分周回路３に供給され、
分周回路３は、この高速発振クロックを２分周した分周
クロックを切り換え回路４に供給し、この分周クロック
が切り換え回路４のＡＮＤゲートＡ３を介してＯＲゲー
トＯ１から各周辺回路に供給される。
ｓ］後）になると、高速発振回路２が発振を開始し、高
速発振クロック（図示せず）が分周回路３に供給され、
分周回路３は、この高速発振クロックを２分周した分周
クロックを切り換え回路４に供給し、この分周クロック
が切り換え回路４のＡＮＤゲートＡ３を介してＯＲゲー
トＯ１から各周辺回路に供給される。
【００２４】次に時刻ｔ２（時刻ｔ０から１〜数１０秒
後）になると、低速発振回路１が発振を開始し、低速発
振クロックがカウンタ回路５のＡＮＤゲートＡ１を介し
てフリップフロップＦＲ１のトリガ入力端子ＣＫに入力
され、フリップフロップＦＲ１〜ＦＲｍにより低速発振
クロックのクロック数をカウントする。
後）になると、低速発振回路１が発振を開始し、低速発
振クロックがカウンタ回路５のＡＮＤゲートＡ１を介し
てフリップフロップＦＲ１のトリガ入力端子ＣＫに入力
され、フリップフロップＦＲ１〜ＦＲｍにより低速発振
クロックのクロック数をカウントする。
【００２５】次に時刻ｔ３において、低速発振クロック
の１６クロック目がカウンタ回路５に入力されると、フ
リップフロップＦＲｍの反転出力端子ＱＢが“Ｌ”から
“Ｈ”となるので、切り換え信号が“Ｌ”から“Ｈ”と
なる。これにより、ＡＮＤゲートＡ１の反転入力端子が
“Ｈ”となるので、これ以降、ＦＲ１へは低速発振クロ
ックが入力されなくなる。従ってこれ以降、切り換え信
号は“Ｈ”に保持される。また切り換え回路４は、各周
辺回路への供給クロックを分周クロックから低速発振ク
ロックに切り換え、低速発振クロックがＡＮＤゲートＡ
２を介してＯＲゲートＯ１から周辺回路に供給される。
の１６クロック目がカウンタ回路５に入力されると、フ
リップフロップＦＲｍの反転出力端子ＱＢが“Ｌ”から
“Ｈ”となるので、切り換え信号が“Ｌ”から“Ｈ”と
なる。これにより、ＡＮＤゲートＡ１の反転入力端子が
“Ｈ”となるので、これ以降、ＦＲ１へは低速発振クロ
ックが入力されなくなる。従ってこれ以降、切り換え信
号は“Ｈ”に保持される。また切り換え回路４は、各周
辺回路への供給クロックを分周クロックから低速発振ク
ロックに切り換え、低速発振クロックがＡＮＤゲートＡ
２を介してＯＲゲートＯ１から周辺回路に供給される。
【００２６】このように上記第１の実施形態によれば、
電源が投入されると、切り換え回路４により高速発振ク
ロックの分周クロックを周辺回路に供給しておき、カウ
ンタ回路５により低速発振回路１の発振開始を検出して
低速発振クロックのクロック数を所定数カウントし、低
速発振回路１が定常発振（安定発振）を開始してから、
切り換え回路４により供給クロックを低速発振クロック
に切り換えることにより、電源投入から５〜１０［ｍ
ｓ］で、周辺回路へのクロック供給を開始することがで
きる。
電源が投入されると、切り換え回路４により高速発振ク
ロックの分周クロックを周辺回路に供給しておき、カウ
ンタ回路５により低速発振回路１の発振開始を検出して
低速発振クロックのクロック数を所定数カウントし、低
速発振回路１が定常発振（安定発振）を開始してから、
切り換え回路４により供給クロックを低速発振クロック
に切り換えることにより、電源投入から５〜１０［ｍ
ｓ］で、周辺回路へのクロック供給を開始することがで
きる。
【００２７】尚、低速発振回路１の定常発振の開始を待
たずに、低速発振クロックを検出したら供給クロックを
分周クロックから低速発振クロックに切り換えるように
しても良い。
たずに、低速発振クロックを検出したら供給クロックを
分周クロックから低速発振クロックに切り換えるように
しても良い。
【００２８】第２の実施形態 図３は本発明の第２の実施形態を示すクロック発生回路
の回路構成図である。図３に示すクロック発生回路は、
図１のクロック発生回路において、高速発振回路２に替
えて、高速発振回路７を設けたものである。
の回路構成図である。図３に示すクロック発生回路は、
図１のクロック発生回路において、高速発振回路２に替
えて、高速発振回路７を設けたものである。
【００２９】高速発振回路７は、図１の高速発振回路２
において、インバータＩ３に替えて、入力端子と反転入
力端子を有し、入力端子が部品接続端子Ｔ１に接続さ
れ、反転入力端子に切り換え信号が入力される２入力の
ＡＮＤゲートＡ４を設けたものである。
において、インバータＩ３に替えて、入力端子と反転入
力端子を有し、入力端子が部品接続端子Ｔ１に接続さ
れ、反転入力端子に切り換え信号が入力される２入力の
ＡＮＤゲートＡ４を設けたものである。
【００３０】次に、図３に示すクロック発生回路の動作
について説明する。図４は図３に示すクロック発生回路
のタイミングチャートである。図４において、時刻ｔ０
から時刻ｔ３までの動作は、図１のクロック発生回路と
同じである。
について説明する。図４は図３に示すクロック発生回路
のタイミングチャートである。図４において、時刻ｔ０
から時刻ｔ３までの動作は、図１のクロック発生回路と
同じである。
【００３１】時刻ｔ３において、低速発振クロックの１
６クロック目がカウンタ回路５に入力されると、フリッ
プフロップＦＲｍの反転出力端子ＱＢが“Ｌ”から
“Ｈ”となるので、切り換え信号が“Ｌ”から“Ｈ”と
なる。これにより、ＡＮＤゲートＡ１の反転入力端子が
“Ｈ”となるので、これ以降、ＦＲ１へは低速発振クロ
ックが入力されなくなる。従ってこれ以降、切り換え信
号は“Ｈ”に保持される。また切り換え回路４は、各周
辺回路への供給クロックを分周クロックから低速発振ク
ロックに切り換え、低速発振クロックが生成クロックと
してＡＮＤゲートＡ２を介してＯＲゲートＯ１から周辺
回路に供給される。さらに高速発振回路７のＡＮＤゲー
トＡ４の反転入力端子が“Ｈ”となるので、これ以降、
高速発振回路７は高速発振クロックの出力を停止し、従
って分周クロックも出力されなくなる。
６クロック目がカウンタ回路５に入力されると、フリッ
プフロップＦＲｍの反転出力端子ＱＢが“Ｌ”から
“Ｈ”となるので、切り換え信号が“Ｌ”から“Ｈ”と
なる。これにより、ＡＮＤゲートＡ１の反転入力端子が
“Ｈ”となるので、これ以降、ＦＲ１へは低速発振クロ
ックが入力されなくなる。従ってこれ以降、切り換え信
号は“Ｈ”に保持される。また切り換え回路４は、各周
辺回路への供給クロックを分周クロックから低速発振ク
ロックに切り換え、低速発振クロックが生成クロックと
してＡＮＤゲートＡ２を介してＯＲゲートＯ１から周辺
回路に供給される。さらに高速発振回路７のＡＮＤゲー
トＡ４の反転入力端子が“Ｈ”となるので、これ以降、
高速発振回路７は高速発振クロックの出力を停止し、従
って分周クロックも出力されなくなる。
【００３２】このように上記第２の実施形態によれば、
切り換え信号を高速発振回路７のＡＮＤゲートＡ４の反
転入力端子に入力し、切り換え回路４が低速発振回路１
からのクロックを出力しているときには、ＡＮＤゲート
Ａ４により高速発振回路７のクロック出力を停止させる
ことにより、消費電力を小さくすることができる。
切り換え信号を高速発振回路７のＡＮＤゲートＡ４の反
転入力端子に入力し、切り換え回路４が低速発振回路１
からのクロックを出力しているときには、ＡＮＤゲート
Ａ４により高速発振回路７のクロック出力を停止させる
ことにより、消費電力を小さくすることができる。
【００３３】第３の実施形態 図５は本発明の第３の実施形態を示すクロック発生回路
の回路構成図である。図５に示すクロック発生回路は、
図１のクロック発生回路において、カウンタ回路５に替
えて、カウンタ回路８を設けたものである。
の回路構成図である。図５に示すクロック発生回路は、
図１のクロック発生回路において、カウンタ回路５に替
えて、カウンタ回路８を設けたものである。
【００３４】カウンタ回路８は、図１のカウンタ回路５
において、フリップフロップＦＲの段数をｍ´（ｍ´は
正の整数）とし、ＡＮＤゲートＡ１の入力端子に低速発
振クロックではなく分周クロックを入力するようにした
ものである。ここでフリップフロップＦＲの段数ｍ´
は、電源投入から低速発振回路１の発振開始までの時間
を考慮して決める。例えば、低速発振回路１が電源投入
から分周クロックの３０クロック目程度までに発振を開
始するのであれば、ｍ´＝６として、分周クロックの３
２クロック目で切り換え信号が“Ｌ”から“Ｈ”に変化
するようにする。
において、フリップフロップＦＲの段数をｍ´（ｍ´は
正の整数）とし、ＡＮＤゲートＡ１の入力端子に低速発
振クロックではなく分周クロックを入力するようにした
ものである。ここでフリップフロップＦＲの段数ｍ´
は、電源投入から低速発振回路１の発振開始までの時間
を考慮して決める。例えば、低速発振回路１が電源投入
から分周クロックの３０クロック目程度までに発振を開
始するのであれば、ｍ´＝６として、分周クロックの３
２クロック目で切り換え信号が“Ｌ”から“Ｈ”に変化
するようにする。
【００３５】次に、図５に示すクロック発生回路の動作
について説明する。電源が投入され、高速発振回路２が
発振を開始し、高速クロックが分周回路３に供給される
と、分周回路３は、この高速発振クロックの分周クロッ
クを切り換え回路４およびカウンタ回路８のＡＮＤゲー
トＡ１に供給する。この分周クロックは、ＡＮＤゲート
Ａ１を介してフリップフロップＦＲ１のトリガ入力端子
ＣＫに入力され、フリップフロップＦＲ１〜ＦＲｍ´に
より分周クロックのクロック数をカウントし、分周クロ
ックの３２クロック目がカウンタ回路８に入力される
と、フリップフロップＦＲｍ´の反転出力端子ＱＢが
“Ｌ”から“Ｈ”となるので、切り換え信号が“Ｌ”か
ら“Ｈ”となる。以下の動作は、図１のクロック発生回
路と同じである。
について説明する。電源が投入され、高速発振回路２が
発振を開始し、高速クロックが分周回路３に供給される
と、分周回路３は、この高速発振クロックの分周クロッ
クを切り換え回路４およびカウンタ回路８のＡＮＤゲー
トＡ１に供給する。この分周クロックは、ＡＮＤゲート
Ａ１を介してフリップフロップＦＲ１のトリガ入力端子
ＣＫに入力され、フリップフロップＦＲ１〜ＦＲｍ´に
より分周クロックのクロック数をカウントし、分周クロ
ックの３２クロック目がカウンタ回路８に入力される
と、フリップフロップＦＲｍ´の反転出力端子ＱＢが
“Ｌ”から“Ｈ”となるので、切り換え信号が“Ｌ”か
ら“Ｈ”となる。以下の動作は、図１のクロック発生回
路と同じである。
【００３６】このように上記第３の実施形態によれば、
電源が投入されると、切り換え回路４により高速発振ク
ロックの分周クロックを周辺回路に供給しておき、カウ
ンタ回路８により分周クロックのクロック数を所定数カ
ウントし、低速発振回路１が発振を開始してから、切り
換え回路４により供給クロックを低速発振クロックに切
り換えることにより、電源投入から５〜１０［ｍｓ］
で、周辺回路へのクロック供給を開始することができ
る。
電源が投入されると、切り換え回路４により高速発振ク
ロックの分周クロックを周辺回路に供給しておき、カウ
ンタ回路８により分周クロックのクロック数を所定数カ
ウントし、低速発振回路１が発振を開始してから、切り
換え回路４により供給クロックを低速発振クロックに切
り換えることにより、電源投入から５〜１０［ｍｓ］
で、周辺回路へのクロック供給を開始することができ
る。
【００３７】尚、分周クロックではなく高速発振クロッ
クをカウンタ回路８のＡＮＤゲートＡ１に入力し、フリ
ップフロップＦＲの段数を電源投入から低速発振回路１
の発振開始までの時間を考慮して設定するようにしても
良い。
クをカウンタ回路８のＡＮＤゲートＡ１に入力し、フリ
ップフロップＦＲの段数を電源投入から低速発振回路１
の発振開始までの時間を考慮して設定するようにしても
良い。
【００３８】またカウンタ回路８のフリップフロップＦ
Ｒの段数を、低速発振回路１が定常発振を開始してから
供給クロックが切り換わるように、電源投入から低速発
振回路１の定常発振開始までの時間を考慮して設定する
ようにしても良い。
Ｒの段数を、低速発振回路１が定常発振を開始してから
供給クロックが切り換わるように、電源投入から低速発
振回路１の定常発振開始までの時間を考慮して設定する
ようにしても良い。
【００３９】第４の実施形態 第４の実施形態のクロック発生回路は、図１のクロック
発生回路において、高速発振回路２に替えて、図６に示
す高速発振回路９を設けたものである。
発生回路において、高速発振回路２に替えて、図６に示
す高速発振回路９を設けたものである。
【００４０】高速発振回路９は、部品接続端子Ｔ３−Ｔ
４間に、図１の抵抗Ｒ２に替えて、の抵抗Ｒ４を挿入
し、また図１の水晶発振子Ｘ２に替えて、一端を接地し
たコンデンサＣ２をＴ３に接続し、一端を接地したコン
デンサＣ３をＴ４に接続したものである。このＲ４、Ｃ
２、Ｃ３は、低速発振回路１の水晶発振子Ｘ１の２n 倍
の周波数で発振し、電源投入とほぼ同時に発振を開始す
ることができるＣＲ発振器を構成する。尚、このクロッ
ク発生回路の動作は図１のクロック発生回路と同じであ
る。ここで、ＣＲ発振器は、水晶発振子Ｘ２よりも発振
周波数の精度が悪いが、高速発振回路９の出力クロック
を用いるのは、電源投入から低速発振回路１の定常発振
開始までの短い時間であるので問題ない。
４間に、図１の抵抗Ｒ２に替えて、の抵抗Ｒ４を挿入
し、また図１の水晶発振子Ｘ２に替えて、一端を接地し
たコンデンサＣ２をＴ３に接続し、一端を接地したコン
デンサＣ３をＴ４に接続したものである。このＲ４、Ｃ
２、Ｃ３は、低速発振回路１の水晶発振子Ｘ１の２n 倍
の周波数で発振し、電源投入とほぼ同時に発振を開始す
ることができるＣＲ発振器を構成する。尚、このクロッ
ク発生回路の動作は図１のクロック発生回路と同じであ
る。ここで、ＣＲ発振器は、水晶発振子Ｘ２よりも発振
周波数の精度が悪いが、高速発振回路９の出力クロック
を用いるのは、電源投入から低速発振回路１の定常発振
開始までの短い時間であるので問題ない。
【００４１】このように上記第４の実施形態によれば、
高速発振回路の発振部品として、図１の水晶発振子Ｘ２
ではなく、電源投入とほぼ同時に発振を開始するＣＲ発
振器を用いることにより、さらに電源投入からクロック
出力開始までの時間を短縮することができる。
高速発振回路の発振部品として、図１の水晶発振子Ｘ２
ではなく、電源投入とほぼ同時に発振を開始するＣＲ発
振器を用いることにより、さらに電源投入からクロック
出力開始までの時間を短縮することができる。
【００４２】尚、図６の高速発振回路９に替えて、図７
に示す高速発振回路１０を用いても良い。この高速発振
回路１０は、高速発振回路９において、部品接続端子Ｔ
３およびＴ４を取り除き、コンデンサＣ２およびＣ３を
内蔵したものである。
に示す高速発振回路１０を用いても良い。この高速発振
回路１０は、高速発振回路９において、部品接続端子Ｔ
３およびＴ４を取り除き、コンデンサＣ２およびＣ３を
内蔵したものである。
【００４３】
【発明の効果】以上のように本発明によれば、電源が投
入されると、切り換え制御回路によって、電源投入から
発振開始までの時間が第１のクロック発生手段よりも短
い第２のクロック発生手段からのクロックを周波数変換
回路により第１の周波数に変換したクロックを切り換え
回路が出力するようにしておき、第１のクロック発生手
段が発振を開始してから、切り換え回路の出力を第１の
クロック発生手段の出力クロックに切り換えさせること
により、電源投入からクロック出力開始までの時間を短
縮することができるという効果を有する。
入されると、切り換え制御回路によって、電源投入から
発振開始までの時間が第１のクロック発生手段よりも短
い第２のクロック発生手段からのクロックを周波数変換
回路により第１の周波数に変換したクロックを切り換え
回路が出力するようにしておき、第１のクロック発生手
段が発振を開始してから、切り換え回路の出力を第１の
クロック発生手段の出力クロックに切り換えさせること
により、電源投入からクロック出力開始までの時間を短
縮することができるという効果を有する。
【図１】本発明の第１の実施形態を示すクロック発生回
路の回路構成図である。
路の回路構成図である。
【図２】本発明の第１の実施形態を示すクロック発生回
路のタイミングチャートである。
路のタイミングチャートである。
【図３】本発明の第２の実施形態を示すクロック発生回
路の回路構成図である。
路の回路構成図である。
【図４】本発明の第２の実施形態を示すクロック発生回
路のタイミングチャートである。
路のタイミングチャートである。
【図５】本発明の第３の実施形態を示すクロック発生回
路の回路構成図である。
路の回路構成図である。
【図６】本発明の第４の実施形態における高速発振回路
の回路構成図である。
の回路構成図である。
【図７】本発明の第４の実施形態における別の高速発振
回路の回路構成図である。
回路の回路構成図である。
【図８】従来のクロック発生回路の一例を示す回路構成
図である。
図である。
１ 低速発振回路 ２、７、９、１０ 高速発振回路 ３ 分周回路 ４ 切り換え回路 ５、８ カウンタ回路 ６ パワーリセット回路 Ｘ１、Ｘ２ 水晶発振子 Ｔ１〜Ｔ４ 部品接続端子 Ｒ１〜Ｒ４ 抵抗 Ｉ１〜Ｉ４ インバータ Ｃ１〜Ｃ３ コンデンサ Ａ１〜Ａ４ ＡＮＤゲート Ｆ１〜Ｆｎ、ＦＲ１〜ＦＲｍ、ＦＲｍ´ フリップフロ
ップ Ｏ１ ＯＲゲート
ップ Ｏ１ ＯＲゲート
Claims (7)
- 【請求項１】 電源を投入した後、第１の時間経過後に
第１の周波数のクロックを発生し始める第１のクロック
発生手段と、 電源を投入した後、上記第１の時間よりも短い第２の時
間経過後に、上記第１の周波数よりも高い第２の周波数
のクロックを発生し始める第２のクロック発生手段と、 上記第２のクロック発生手段の出力を上記第１の周波数
のクロックに変換する周波数変換回路と、 上記第１のクロック発生手段の出力と上記周波数変換回
路の出力を選択して出力する切換え回路と、 電源が投入されたとき、最初は上記切換え回路に上記周
波数変換回路を選択させ、上記第１のクロック発生手段
が上記第１の周波数のクロックを発生し始めた後は、上
記切換え回路に上記第１のクロック発生手段の出力を選
択させる切換え制御回路とを備えたクロック発生回路。 - 【請求項２】 上記第１のクロック発生手段は、発振部
品接続端子を有し、この発振部品接続端子に発振部品が
接続されたときに上記発振部品と協働して発振し、上記
第１の周波数のクロックを発生することを特徴とする請
求項１に記載のクロック発生回路。 - 【請求項３】 上記第２のクロック発生手段は、発振部
品接続端子を有し、この発振部品接続端子に発振部品が
接続されたときに上記発振部品と協働して発振し、上記
第２の周波数のクロックを発生することを特徴とする請
求項１に記載のクロック発生回路。 - 【請求項４】 上記第２のクロック発生手段は、ＣＲ発
振回路であることを特徴とする請求項１に記載のクロッ
ク発生回路。 - 【請求項５】 上記切換え制御回路は、上記第１のクロ
ック発生手段が、安定的に上記第１の周波数のクロック
を発生し始めてから、上記切換え回路に、上記周波数変
換回路の出力から上記第１のクロック発生手段の出力へ
の切換えを行なわせることを特徴とする請求項１に記載
のクロック発生回路。 - 【請求項６】 上記切換え制御回路は、電源が投入され
てから所定時間経過後に、上記切換え回路に、上記周波
数変換回路の出力から上記第１のクロック発生手段の出
力への切換えを行なわせることを特徴とする請求項１に
記載のクロック発生回路。 - 【請求項７】 上記切換え制御回路は、上記切換え回路
に、上記周波数変換回路の出力から上記第１のクロック
発生手段の出力への切換えを行なわせた後、上記第１の
クロック発生手段にクロックの出力を停止させることを
特徴とする請求項１に記載のクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8145874A JPH09326679A (ja) | 1996-06-07 | 1996-06-07 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8145874A JPH09326679A (ja) | 1996-06-07 | 1996-06-07 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09326679A true JPH09326679A (ja) | 1997-12-16 |
Family
ID=15395052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8145874A Withdrawn JPH09326679A (ja) | 1996-06-07 | 1996-06-07 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09326679A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7363448B2 (en) | 2004-11-29 | 2008-04-22 | Sony Corporation | Data storage apparatus, data processing method, recording medium, and program |
| US7415568B2 (en) | 2004-07-29 | 2008-08-19 | Spansion Llc | Method and apparatus for initialization control in a non-volatile memory device |
| US7492232B2 (en) | 2002-01-10 | 2009-02-17 | Fujitsu Microelectronics Limited | Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit |
| CN102739248A (zh) * | 2011-03-30 | 2012-10-17 | 拉碧斯半导体株式会社 | 时钟信号生成电路 |
-
1996
- 1996-06-07 JP JP8145874A patent/JPH09326679A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7492232B2 (en) | 2002-01-10 | 2009-02-17 | Fujitsu Microelectronics Limited | Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit |
| US7415568B2 (en) | 2004-07-29 | 2008-08-19 | Spansion Llc | Method and apparatus for initialization control in a non-volatile memory device |
| US7363448B2 (en) | 2004-11-29 | 2008-04-22 | Sony Corporation | Data storage apparatus, data processing method, recording medium, and program |
| CN102739248A (zh) * | 2011-03-30 | 2012-10-17 | 拉碧斯半导体株式会社 | 时钟信号生成电路 |
| JP2012208804A (ja) * | 2011-03-30 | 2012-10-25 | Lapis Semiconductor Co Ltd | クロック信号生成回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |