JPS6019242A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6019242A JPS6019242A JP58127204A JP12720483A JPS6019242A JP S6019242 A JPS6019242 A JP S6019242A JP 58127204 A JP58127204 A JP 58127204A JP 12720483 A JP12720483 A JP 12720483A JP S6019242 A JPS6019242 A JP S6019242A
- Authority
- JP
- Japan
- Prior art keywords
- data
- external
- same
- input
- external input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
- G06F11/167—Error detection by comparing the memory output
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、データ処理装置に関する。
従来、外部からデータを入力する機能を有するマイクロ
プロセッサ等の半導体集積回路化されたデータ処理装置
においては、第１図に示すタイミングで、データｆ：１
回のみ読取る動作を行うだけである。メモリリード又は
Ｉ／Ｑリード信号１０１のタイミングに従い、外部メモ
リ又は外部Ｉ１０バスから外部人力データ１０２が読出
され、タイミングＴにおいて内部入力データ１０３とし
て取込まれる。
プロセッサ等の半導体集積回路化されたデータ処理装置
においては、第１図に示すタイミングで、データｆ：１
回のみ読取る動作を行うだけである。メモリリード又は
Ｉ／Ｑリード信号１０１のタイミングに従い、外部メモ
リ又は外部Ｉ１０バスから外部人力データ１０２が読出
され、タイミングＴにおいて内部入力データ１０３とし
て取込まれる。
従って、第２図の外部入力データ１０２′に示すように
、データ読取り時に外来ノイズ（図中に※印で示す９１
ヲ受けた場合、内部入力データ１０３′は正しいＪＩ４
データではなく間違った虚データになってしまう。そし
てこの虚データを受取ったデータ処理装置は、間違った
動作又は間違ったデータ出力を行うことになる。
、データ読取り時に外来ノイズ（図中に※印で示す９１
ヲ受けた場合、内部入力データ１０３′は正しいＪＩ４
データではなく間違った虚データになってしまう。そし
てこの虚データを受取ったデータ処理装置は、間違った
動作又は間違ったデータ出力を行うことになる。
すなわち、従来のデータ処理装置には、外部データを読
取る際に、外来ノイズ等の妨害に弱く信頼性に欠けると
ｂう欠点がある。
取る際に、外来ノイズ等の妨害に弱く信頼性に欠けると
ｂう欠点がある。
本発明の目的は、かかる従来技術の欠点を除去すること
によシ、外来ノイズ等によるデータの読取り誤りを少な
くした高信頼性のデータ処理装置を提供することにある
。
によシ、外来ノイズ等によるデータの読取り誤りを少な
くした高信頼性のデータ処理装置を提供することにある
。
本発明のデータ処理装置は、繰返しｎ（ｎは自然数）回
入力された同一の外部入力データをそれぞれ個別に保持
するｎ個のデータ保持回路と、該ｎ個のデータ保持回路
に保持された前記外部入力データを比較し比較結果を所
定の論理信号で送出するデータ比較回路と、該データ比
較回路から送出される前記論理信号が前記ｎ個の外部入
力データが同一である仁とを表わす場合は次の作業に進
み、若し同一でなめことを表わす場合は再度同一の前記
外部入力データの送信要求を行ない複数回の前記外部入
力データの入力でも同一データが得らない場合はエラー
検出信号を送出する制御手段とを含むことから構成され
る。
入力された同一の外部入力データをそれぞれ個別に保持
するｎ個のデータ保持回路と、該ｎ個のデータ保持回路
に保持された前記外部入力データを比較し比較結果を所
定の論理信号で送出するデータ比較回路と、該データ比
較回路から送出される前記論理信号が前記ｎ個の外部入
力データが同一である仁とを表わす場合は次の作業に進
み、若し同一でなめことを表わす場合は再度同一の前記
外部入力データの送信要求を行ない複数回の前記外部入
力データの入力でも同一データが得らない場合はエラー
検出信号を送出する制御手段とを含むことから構成され
る。
以下、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第３図に本発明の一実施例のブロック図を示す。
外部データ入力バス３５３から繰返し３回入力された同
一の外部入力データをそれぞれ個別に保持する第１．第
２．第３の３個のデータ保持回路３０３．３０４，３０
５と、この３個のデータ保持回路３０３ 、３０４ 、
３０５に保持された前記外部入力データを比較し比較結
果を所定の論理信号３６２で送出するデータ比較回路３
０６と、このデータ比較回路３０６から送出される論理
信号３６２が前記３個の外部入力データが同一であるこ
とを表わす場合は次の作業に進み、若し同一でないこと
を表わす場合は再度同一の前記外部入力データの送信要
求を行ない複数回の前記外部入力データの入力でも同一
データが得らない場合はエラー検出信号３６６を送出す
る制御手段としてのデータ入力コントローラ３０１．入
力タイミングコントローラ３０２及びプログラムカウン
タ３０７とを含むことから構成されている。
一の外部入力データをそれぞれ個別に保持する第１．第
２．第３の３個のデータ保持回路３０３．３０４，３０
５と、この３個のデータ保持回路３０３ 、３０４ 、
３０５に保持された前記外部入力データを比較し比較結
果を所定の論理信号３６２で送出するデータ比較回路３
０６と、このデータ比較回路３０６から送出される論理
信号３６２が前記３個の外部入力データが同一であるこ
とを表わす場合は次の作業に進み、若し同一でないこと
を表わす場合は再度同一の前記外部入力データの送信要
求を行ない複数回の前記外部入力データの入力でも同一
データが得らない場合はエラー検出信号３６６を送出す
る制御手段としてのデータ入力コントローラ３０１．入
力タイミングコントローラ３０２及びプログラムカウン
タ３０７とを含むことから構成されている。
次に、本実施例の動作を第４図及び第５図に示すタイム
チャートを参照して説明する。なお、第４図は外来ノイ
ズの無い場合、第５図は外来ノイズの有る場合を示して
いる。
チャートを参照して説明する。なお、第４図は外来ノイ
ズの無い場合、第５図は外来ノイズの有る場合を示して
いる。
まず、第４図を参照して、外来ノイズの無す正常動作に
ついて説明する。
ついて説明する。
メモリリード又はＩ１０リード信号４０１によって、外
部装置より出力された外部入力データ４０２は、外部デ
ータバス３５３を通り、第１のデータラッチ信号４０３
のラッチタイミングにより、第１のデータ保持回路３０
３に保持される。次に、同様にして外部入力データ４０
２は、第２のデータランチ信号４０４及び第３のデータ
ラッチ信号４０５のラッチタイミングで第２のデータ保
持回路３０４及び第３のデータ保持回路３０５にそれぞ
れ保持される。
部装置より出力された外部入力データ４０２は、外部デ
ータバス３５３を通り、第１のデータラッチ信号４０３
のラッチタイミングにより、第１のデータ保持回路３０
３に保持される。次に、同様にして外部入力データ４０
２は、第２のデータランチ信号４０４及び第３のデータ
ラッチ信号４０５のラッチタイミングで第２のデータ保
持回路３０４及び第３のデータ保持回路３０５にそれぞ
れ保持される。
データ保持回路３０３，３０４，３０５の保持データは
、それぞれ第１の保持データバス３５７．第２の保持デ
ータバス３５８．第３の保持データバス３５９全通し、
データ比較回路３０６に入力される。メモリリード信号
又は工１０リード信号４０１の立上シ後、データ入力コ
ントローラ３０１より比較回路制御信号ａ３６１を通り
、データ比較回路３０６へ比較結果出力の結果要求信号
４０６が出力される。なお、この結果要求信号４０６は
、あらかじめプログラムされているデータ比較回路３０
６での同一人力データの再比較回数が終った時点で出力
される。結果要求信号４０６を受けたデータ比較回路３
０６は、エラー検出信号線３６２全通して比較結果とし
てのエラー検出信号４０７Ｔｈ、データ入力コントロー
ラ３０１に送出する。第１．第２．第３のデータ保持回
路３０３，３０４，３０５に保持された保持データが同
一であれば、エラー検出信号４０７は”Ｈ”レベルで、
同一でない場合はＬ“レベルとなる。データ入力コント
ローラ３０１は、エラー検出信号が″′Ｈ＃レベルの場
合、他の回路に対して特別な動作は行なわないで、内部
データバス３６０’ｌＦ”介してデータを内部に取り込
み装置を次の作業に進める。
、それぞれ第１の保持データバス３５７．第２の保持デ
ータバス３５８．第３の保持データバス３５９全通し、
データ比較回路３０６に入力される。メモリリード信号
又は工１０リード信号４０１の立上シ後、データ入力コ
ントローラ３０１より比較回路制御信号ａ３６１を通り
、データ比較回路３０６へ比較結果出力の結果要求信号
４０６が出力される。なお、この結果要求信号４０６は
、あらかじめプログラムされているデータ比較回路３０
６での同一人力データの再比較回数が終った時点で出力
される。結果要求信号４０６を受けたデータ比較回路３
０６は、エラー検出信号線３６２全通して比較結果とし
てのエラー検出信号４０７Ｔｈ、データ入力コントロー
ラ３０１に送出する。第１．第２．第３のデータ保持回
路３０３，３０４，３０５に保持された保持データが同
一であれば、エラー検出信号４０７は”Ｈ”レベルで、
同一でない場合はＬ“レベルとなる。データ入力コント
ローラ３０１は、エラー検出信号が″′Ｈ＃レベルの場
合、他の回路に対して特別な動作は行なわないで、内部
データバス３６０’ｌＦ”介してデータを内部に取り込
み装置を次の作業に進める。
次に第５口金参照して、外来ノイズの有る場合について
説明する。外部入力データ４０２′が第５図中の※印で
示すように、外来ノイズ等によってデータ変化があった
場合、例えば、第５図の第１の保持データ５０１は真デ
ータ金得るが、第２．第３の保持データ５０２，５０３
では虚データを得る。よって、データ比較回路３０６は
、第１の保持データと第２．第３の保持データ内容が違
うことより、データ入力コントローラ３０１に対しエラ
ー検出信号４０７′として″′Ｌ″レベルを出力する。
説明する。外部入力データ４０２′が第５図中の※印で
示すように、外来ノイズ等によってデータ変化があった
場合、例えば、第５図の第１の保持データ５０１は真デ
ータ金得るが、第２．第３の保持データ５０２，５０３
では虚データを得る。よって、データ比較回路３０６は
、第１の保持データと第２．第３の保持データ内容が違
うことより、データ入力コントローラ３０１に対しエラ
ー検出信号４０７′として″′Ｌ″レベルを出力する。
データ入力コントローラ３０１は、エラー検出信号４０
７′の“Ｌ”レベルを入力すると、プログラムカウンタ
制御信号ｆ１３６４に一通して、プログラムカウンタ３
０７を１デ一タ入力命令分展し、同時に、タイミング回
路制御信号ａ３６３を通して、メモＩＪ ＩＪ−ド信号
又はＩ／Ｑリード信号４０１ｔ−メモリリード信号線３
５１又はＩ １０ ＋）−ド信号線３５２を通して、入
力タイミングコントローラ３０２より出力させ、再度前
回と同じ外部装置より同じデータを読み取る動作を奥行
させる。おらかじめ定められた複数回の再読み取りｔ−
行なっても同一データであることが確認できない場合は
、データ入力コントローラ３０１よりエラー外部出力線
３６６を通して、本データ処理装置内部の他の機能ブロ
ックに対し入力部でのエラー発生を通知し、また必要な
外部装置に対してもエラー発生を通知し、以上の動作抜
本データ処理装置の動作中断を実施する。
７′の“Ｌ”レベルを入力すると、プログラムカウンタ
制御信号ｆ１３６４に一通して、プログラムカウンタ３
０７を１デ一タ入力命令分展し、同時に、タイミング回
路制御信号ａ３６３を通して、メモＩＪ ＩＪ−ド信号
又はＩ／Ｑリード信号４０１ｔ−メモリリード信号線３
５１又はＩ １０ ＋）−ド信号線３５２を通して、入
力タイミングコントローラ３０２より出力させ、再度前
回と同じ外部装置より同じデータを読み取る動作を奥行
させる。おらかじめ定められた複数回の再読み取りｔ−
行なっても同一データであることが確認できない場合は
、データ入力コントローラ３０１よりエラー外部出力線
３６６を通して、本データ処理装置内部の他の機能ブロ
ックに対し入力部でのエラー発生を通知し、また必要な
外部装置に対してもエラー発生を通知し、以上の動作抜
本データ処理装置の動作中断を実施する。
本実施例によると、外来ノイズ等によってデータ読み取
シ誤シを、自己の有する検出回路により検出し、再度読
み取る動作を行ない、第５図で示すように、外来ノイズ
による読取り誤まりを１回起しても、複数回の読取りに
よって正しいデータを得ることができる。また複数回の
読取シ動作においても正しいデータを得ることができな
い場合は、エラー検出信号を出力し動作を中断する。す
なわち、誤ったデータによる装置の誤動作及び誤ったデ
ータ出力を防ぐことができる。
シ誤シを、自己の有する検出回路により検出し、再度読
み取る動作を行ない、第５図で示すように、外来ノイズ
による読取り誤まりを１回起しても、複数回の読取りに
よって正しいデータを得ることができる。また複数回の
読取シ動作においても正しいデータを得ることができな
い場合は、エラー検出信号を出力し動作を中断する。す
なわち、誤ったデータによる装置の誤動作及び誤ったデ
ータ出力を防ぐことができる。
なお、本実施例においては、外部入力データを３１０１
ラツチする場合について説明したが、これは一般にはｎ
（ｎは自然数）回であって良く、外来ノイズなどによる
妨害の程度ならびに要求される装置の信頼性等により適
切な値ｆｉ−選ぶことができる。
ラツチする場合について説明したが、これは一般にはｎ
（ｎは自然数）回であって良く、外来ノイズなどによる
妨害の程度ならびに要求される装置の信頼性等により適
切な値ｆｉ−選ぶことができる。
又、本実施例の回路は容易に半導体集積回路化すること
が可能であり１チツプマイクロコンピユータ等への応用
が容易である。
が可能であり１チツプマイクロコンピユータ等への応用
が容易である。
以上詳細に説明した通り、本発明によれば、外部装置か
らデータを読み取る際に、複数回データ入力を行ない、
複数回入力したデータが同一データであることを確認し
、同一データであれば次の作条へ進み、若しも同一デー
タでない場合再度データ送信要求全行ない複数回の再匹
データ読み取りでも同一データを得られない場合は、エ
ラー検出信号を送出して、必要により外部装置も含めて
装置の動作を一時中断させることができるので、従来の
ように外来ノイズ等により虚データを入力することの無
い、高信頼性のデータ処理装置が得られ、その効果は大
きい。又、本発明のデータ処理装置は容易に半導体集積
回路化が可能でその効゛果全十分に発揮することができ
る。
らデータを読み取る際に、複数回データ入力を行ない、
複数回入力したデータが同一データであることを確認し
、同一データであれば次の作条へ進み、若しも同一デー
タでない場合再度データ送信要求全行ない複数回の再匹
データ読み取りでも同一データを得られない場合は、エ
ラー検出信号を送出して、必要により外部装置も含めて
装置の動作を一時中断させることができるので、従来の
ように外来ノイズ等により虚データを入力することの無
い、高信頼性のデータ処理装置が得られ、その効果は大
きい。又、本発明のデータ処理装置は容易に半導体集積
回路化が可能でその効゛果全十分に発揮することができ
る。
第１図、第２図は従来のデータ処理装置の動作を説明す
るためのタイムチャート、第３図は本発明の一実施例の
要部を示すブロック図、第４図。 第５図は第３図の実施例の動作を説明するためのタイム
チャートである。 ３０１・・・・・・データ入力コントローラ、３ｏ２・
・・・・・入力タイミングコントローラ、３０３，３０
４，３０５・・・・・・データ保持回路、３０６・・・
・・・データ比較回路、３０７・・・・・・プログラム
カウンタ、３５１・−・・・・メモリリード信号線、３
５２・・・・・・Ｉ／ＱＩＪ−ド信号線、３５３・・・
・・・外部データ入力バス、３５４，３５５，３５６・
・・・・・データラッチタイミング信号線、３５７，３
５８，３５９・・・・・・保持データバス、３６ｏ・・
・・・・Ｍｃデデーバス、３６１・・・・・・比較回路
制御信号線、３６２−・・・・・エラー検出信号線、３
６３・・・・・・タイミング回路制御信号線、３６４・
・・・・・プログラムカウンタ制御信号ｉ、３６５・・
・・・・アドレスバス、３６６・・・・・・エラー外部
出力線、４ｏ１・・・・・・メモリリード又はＩ１０リ
ード信号、４０２，４０２’・・・・・外部入力データ
、４０３，４０４，４０５・・・・・・データラッチ信
号、４０６・・・・・・結果要求信号、４０７，４０７
’・・・・・・エラー検出信号、５０１，５０２，５０
３・・・・・・保持データ。 阜１０ 肇Ｚ個 キ１
るためのタイムチャート、第３図は本発明の一実施例の
要部を示すブロック図、第４図。 第５図は第３図の実施例の動作を説明するためのタイム
チャートである。 ３０１・・・・・・データ入力コントローラ、３ｏ２・
・・・・・入力タイミングコントローラ、３０３，３０
４，３０５・・・・・・データ保持回路、３０６・・・
・・・データ比較回路、３０７・・・・・・プログラム
カウンタ、３５１・−・・・・メモリリード信号線、３
５２・・・・・・Ｉ／ＱＩＪ−ド信号線、３５３・・・
・・・外部データ入力バス、３５４，３５５，３５６・
・・・・・データラッチタイミング信号線、３５７，３
５８，３５９・・・・・・保持データバス、３６ｏ・・
・・・・Ｍｃデデーバス、３６１・・・・・・比較回路
制御信号線、３６２−・・・・・エラー検出信号線、３
６３・・・・・・タイミング回路制御信号線、３６４・
・・・・・プログラムカウンタ制御信号ｉ、３６５・・
・・・・アドレスバス、３６６・・・・・・エラー外部
出力線、４ｏ１・・・・・・メモリリード又はＩ１０リ
ード信号、４０２，４０２’・・・・・外部入力データ
、４０３，４０４，４０５・・・・・・データラッチ信
号、４０６・・・・・・結果要求信号、４０７，４０７
’・・・・・・エラー検出信号、５０１，５０２，５０
３・・・・・・保持データ。 阜１０ 肇Ｚ個 キ１
Claims (1)
- 繰返しｎ（ｎは自然数）凹入力された同一の外部入力デ
ータをそれぞれ個別に保持するｎ個のデータ保持回路と
、該ｎ個のデータ保持回路に保持された前記外部入力デ
ータを比較し比較結果を所定の論理信号で送出するデー
タ比較回路と、該データ比較回路から送出される前記論
理信号が前記ｎ個の外部入力データが同一であることを
表わす場合は次の作業に進み、若し同一でないことを表
わす場合は再度同一の前記外部入力データの送信要求を
行ない複数回の前記外部入力データの入力でも同一デー
タが得られない場合はエラー検出信号を送出する制御手
段とを含むことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127204A JPS6019242A (ja) | 1983-07-13 | 1983-07-13 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127204A JPS6019242A (ja) | 1983-07-13 | 1983-07-13 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6019242A true JPS6019242A (ja) | 1985-01-31 |
Family
ID=14954288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127204A Pending JPS6019242A (ja) | 1983-07-13 | 1983-07-13 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019242A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208135A (ja) * | 1985-03-11 | 1986-09-16 | Nec Corp | プログラム制御装置 |
-
1983
- 1983-07-13 JP JP58127204A patent/JPS6019242A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208135A (ja) * | 1985-03-11 | 1986-09-16 | Nec Corp | プログラム制御装置 |
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