JPS6019252A - メモリアドレス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は制御コンビーータから画像メモリ上の任意の
点から任意の位置離れた周辺を任意のアトｌ／ス間隔で
アドレスを制御するときのメモリアドレス制御方式に関
する。

〔発明の技術的背景吉その問題点〕

画像処理において、対象画像の解析、追跡等を行う処理
がかなり多（、そのため注目点の周辺の画像データ情報
が必要となる。しかし、このような周辺の画像データを
得るだめのメモリアドレス制御専用装置がなく、すべて
プログラムにより処理されていた。ところが、現在のコ
ンビーータは逐次型の処理しかできず、２次元配列、平
面並列処理の必要な画像処理向きではないため、これを
行うためのプログラムがアドレス計算、アドレス出力、
テ゛−タ入出力、解析、アドレス復帰、アドレス計算と
いうように、プログラムが煩雑になり、ステップ数も増
える。また、画像メモリのアドレスは２次元のため計算
も単純ではない。一定領域内をテレビスキャン方式で入
出力する場合はまだなんとかなるが、解析、追跡などに
なると、メモリアドレス制御は単純にいかない。このた
め、メモリアクセスのだめの時間が著しく増大し、シス
テムの効率が著しく低下し、さらに高速な処理が望めな
くなる。

〔発明の目的〕

本発明はこのような現状に鑑みなされたもので、プログ
ラム処理で非常にプログラムでステップの要する所１時
間の要するところを専用回路化することにより、プログ
ラムの煩雑さを解消し、効率よく、高速な処理が行える
メモリアドレス制御回路を提供することを目的とする。

〔発明の概要〕

本発明は、画像メモリ内の少なくとも注目する画素アド
レスを受け取った後、この注目画素を内部に含むような
閉曲線上に位置する画素のアドレスを順次発生するよう
に構成されたメモリアドレス制御回路である。

〔発明の効果〕

画像の解析、追跡においである注目点の周辺の情報を知
るということは非常に重要であり、これを高速に行うこ
とは処理の効率化・高速化の課題である。

例えば、第１図、第２図において、１０　、２０は線図
形、１１．２１は注目点、’　ｌ　２　、２２は注目点
からある距離離れた点、１３’、１４．２３，２４゜２
５は得られる画像データである。第１１図では１３によ
り１１と１３が直線で接続されていることが推定され、
１１からＸ方向への直線は１２上にないため途中で切れ
ているか、曲っていることが推定される。１４は新らし
い点のだめ、さらに注目点からの距離を変えて、別の周
辺データでその周囲関係が知らべられる。

また、第５図では、注目点からの距離２２の周辺では２
３，２４．２５が得られ、注目点からの分岐数、さらは
各分岐線間の角度を知・ることもできる。

このように注目点の周囲の状態により注目点の状況例え
ば端点１分岐点、孤立点、連続線などが得られる。その
ためこの周囲の情報を簡単に入）できることが処理を効
率よく、離化するための鍵さなる。吉ころが従来技術で
はすべてプログラム処理で、画像は２次元デー・夕であ
るのに、コンピュータは不質的にこのような処理を不２
！Ｊ意ｄ、するため効率化、高速化は望めなかった。

本発明ではこの不得意とする点２時間の要するところを
専用回路するため、その処理速度は著しく向上する。さ
らにコンピュータは初期設定を行うのみで、注目点から
任意距離離れた周辺のデータが得られるためプログラム
も単純になり煩雑さが解消され効率も上がる。

又、注目点からの距離が離れる程、欲しい周囲データの
間隔も太き（なるが、本発明ではデータ間隔も任意に指
定できるため不要データの転送がなくなりざらに効率よ
くなる。

〔発明の実施例〕

第３図は本発明の一実施例の全体構成を示す図である。

図において、１００はホ１」御コンピュータ、２００は
画像メモリ、３００はＬＳＩ化されたメモリアドレス制
御回路（ＭＡｃ）であり、これらはデータ線４００、制
御１１５００により相互に接続されている。

ＭＡＣ３００は、制御部３１０と複数の互いに異なる機
能を持ったアドレス発生部３２０，３３０゜３４０　を
持つ。１ｌｉｌｌ　Ｈｆｆ１ｌ　３　ｉ　０はＭＡＣ３
０，０全体の制御を例えば第４図に示すフローに従って
行なうもので、各アドレス発生部に初１司データのセッ
トを行うとともにその動作メイミンクを制御する。

すなわち、制御コンピータ１ｏｏから制御線５００を介
してＭＯＤＥ信号が供給された場合には、このとき制御
コンピュータ１ｏｏがデータ線４００に送出したＭＣ）
ＤＥ１７ｉｉｊ４及びそれｌこひきっづく初期情報を受
け取る。

このＭ　ＯＤ　Ｅ　ｈｉ報はアドレス発生部３２０，３
３０゜３４０のうちのいずれか１つの機能を指定するも
のであり、制御部３１０はＭ　ＯＤ　Ｅ　ｉ青報によっ
て指定された１つのアドレス発生部を選択する。しかる
後、制御部３１０は受信した初期情報に従って選択され
たアドレス発生部を起動するだめの初期データを作成し
当該アドレス発生部にセットする。選択されたアドレス
発生部が作成したアドレスはマルチプレクサ３５０％介
して画像メモリ２００に供給され、このアドレスに対応
する画素データがデータ鞄４００を介して制御コンピュ
ータ］、　ＯＯとの間で転送きれる。以下、制御コンピ
ュータ１００が制御線５００に継続信号を出力する毎に
ｔｆｔ制御部３１０はタイミング信号Ｔ　Ｍ　Ｇを選択
さ、れたアドレス発生部へ供給し、次に必要な画素のア
ドレスが作成さイ９．る。選択されたアドレス発生部は
所定の論理で必要な画素のアドレスの作成が終了したこ
とを検出した場合には制御部３１０に対して終了信号Ｅ
ＮＤを出力する。制御部３ｉ０はＥＮＤ信号を受けた場
合これを制御コンピユー″１００に知らせるが、これ以
前に制御コンピュータ１００が途中で画ｆ象メモリ２０
０との入出力が不用と判断した場合には新たに別のＭ　
ＯＤ　Ｅを指定して次の処理に移ることもできる。

なお、本実施例では制御コンピュータ１００と画１澹メ
モリ２００との間で１画素データ１琺に入出力を行なう
ものであるが、適当なバッファを用いることにより所定
個数毎にあるとは、必要とする全データを一括して転送
してもよいことはいうまでもない。

この、Ｓ合制御部は内部カウンタを用いて周期的にＴＭ
Ｇを所定個数発生すればよく、したがって継続信号の供
給は必ずしも必要ではない。

本実施例で用いられているアドレス発生部３２０の構成
を第５図に示す。このアドレス発生部３２０の機能を第
６図を用いて説明すると、画像メモリ２００内のある画
像２１０に対し、制御コンピュータ１００より注目する
任意の画素２２０が指定されるとこの注目画素を包含す
る四角形２３０上に位置する画素アドレスを順次発生す
る。すなわち、このアドレス発生部３２０を指定するＭ
ＯＤ　Ｅｉ青報にひきつづく初期清報上して、 注目画素のアドレス　ＩＸ、ＩＹ 四角形２３０との間の距離ＬＸ　、　ＬＹＸ方向、Ｙ方
向のきざみ幅　ＤＸ、Ｄ、Ｙがよえられると、このアド
レス発生部３２０は左上の左上点２４０を基準として、
まずきざみ幅ＤＸで四角形２３０の上辺に位置する画素
のアドレスを順次発生し、次にきざみ１１１４　Ｄ　Ｙ
で四角形２３０ノ方辺に位置する画素のアドレスを上か
ら下へ＋ｎｉ次発生し、またきざみ＋１＝　、Ｄ　Ｘで
四角形２３０の下辺に位置する画素のアドレスを右から
左へ順に発生し、そしてきざみ１ｌｌｌ？ｉＤＹで四角
形２３０の左辺に位置する画素のアドレスを下から上へ
順に発生する。　（ ｆｉｉｌＪ　ｆａ１１部３１０は上言己初清報を受信す
ると、きざみ幅１）Ｘ、ＤＹを夫々第５図のレジスタ３
１．３２にセットする。また第６図の左上点２４０のア
ドレス（ＸＳ、ＹＳ）を ＸＳ　＝　Ｉ　Ｘ−ＬＸ ＹＳ　＝　Ｉ　Ｙ−ＬＹ によってめ、レジスタ３３．３４にセットする。

同様に第６図の右下点２５０のアドレス（ＸＥ。

ＹＥ）を ＸＥ　−Ｉ　Ｘ＋ＬＸ ＹＥ−Ｉ　Ｙ＋ＬＹ によってめ、これらをレジスタ３５．３６にセットする
。また終了アドレス（ＸＩＥ；Ｎｌ）　、　ＹＥＮＤ）
吉して左上の点のアドレスＸｓ、Ｙｓをレジスタ３７．
３８にセットする。しがるのち、現在アドレ°ス吉して
左上点２４０から四角形２３０上の最初の画素位置ＸＮ
＝ＸＳ　、Ｙ’、Ｎ＝ＹＳを現在レジスタ３９．４０に
セントしてセレクタ４１．４２つ入力端子２を夫々選択
させ、出力アドレスＸ。

Ｙとしてレジスタ３９．４０に初１υＪセントされたＸ
Ｎ、、ＹＮを画像メモＩＪ　２００へ供給する。

以下、制御コンピータ１００から継続信号が！ｉ１］御
部３１０に供給される吉、制御部３１０はその都度信号
ＴＭＧを発生する。第５図に示すアドレス発生部３１０
は以降この信号ＴＭＧのみに基いて順次四角形２３０の
辺上に位置する画素アドレスを出力していく。このため
アドレス発生部３１０は内部の制御信号を自身で発生す
る制御ロジック４３．４４．４５を持っている。これら
の制御ロジックの入力信号は比較器４７乃至４９によっ
て得られる。比較器４７はレジスタ３３の内容ＸＳとＸ
Ｎを比較しＸＮ≦ＸＳのときＡ−Ｊ“となる。

比較器４８はレジスタ３５の内容ＸＥとＸＮとを比較し
、ＸＮ≧ＸＥのとき出力Ｂ−＄　１　／／となる。

比較器４８はレジスタ３４の内容ＹＳとＹＮとを比較し
、ＹＮ≦ＹＳのとき出力Ｃ＝″Ｖ１“となる。

比較器４９はレジスタ３６の内容ＹＥとＹＮとを比較し
、ＹＮ≧ＹＥのとき出力Ｄ＝′１“となる。

制御ロジック４３は信号Ａ、Ｂを入力としてセレクタ４
１の入力端子切換用の制御信号ＸＩ、Ｘ’２゜ＸＳを出
力する。同様に制御ロジック４４は信号Ｃ，Ｄを入力と
してセレクタ４２の切換用の制御信号Ｙｌ　、Ｙ２　、
Ｙ３を出力する。こ才１．ら制御ロジック４３の入出力
信号の関係を第７図に示す。

一方、現在アドレスＸＮ、ＹＮを夫々きざみ幅ＤＸ　、
ＤＹで増減するために演算器５０，５１が設けられる。

制御ロジック４５はこれら演算器５０゜５１の動作を制
御するための制御信号を発生するものでその入出力信号
の関係を第８図に示す。

信号Ｘ　Ｉ　Ｎ　Ｈは演算器５０による演算を禁止する
だめの信号であり、四角形２３０のうち左辺及び左辺上
に位置する画素アドレスを発生する際に使用される。信
号ＹＩＮＨは演算器５１による演算を禁止するための信
号であり、四角形２３０のうち上辺及び下辺上に位置す
る画素アドレスを発生する際に使用される信号ＸＵＤは
演算器５０がレジスタ３９の内容ＸＮに対しレジスタ３
１の内容ＤＸを加算する（′］“のとき）か減算するか
を指定するもので、四角形２３０の上辺上に位ｉＱ（す
る画素アドレスを発生する際′１“となる。信号ＹＵＤ
は演算器５１がレジスタ４０の内容Ｙｌｌこ対しレジス
タ３２の内容Ｉ）Ｙを加算する（′１“のとき）か減算
するかを指定するもので、四角形２３０の右辺上に位置
する画素アト１／スを発生する際′１“となる。

さて、上述した初期状態から信号ＴＭＧが供給される古
、いまＸＩＮＨは１０′′であり’ｚ’ＩＮＨは′１“
であるから、信号Ｔ　Ｍ　Ｇはゲート５２を介して演算
器５０に供給されるが、ゲート５３が閉じているので演
算器５１の動作は禁止される。またＸＵＤも′Ｉ“であ
るから演算器５０はレジスタ３９の内容ＸＮ（＝ＸＳ＋
ＤＸ）にＤＸを加算し、これをレジスタＸＮ’３９にセ
ットする。この結果ＸＮ〉ＸＳとなるので信号Ｘ２が′
１“となり、−トレクタ４１はＸ　Ｎ　全出力アドレス
Ｘとして取り出す。

一方、Ｙ方向は増減禁止区間であるから一１７レク多４
２（よＹＳを出力アドレスＹ七して取り出す。以下第ｎ
回目の信号ＴＭＣが供給されるとき、ア１−゛レス ＸＳ＋ｎＤＸ、Ｙ が出力される。このようにして、ＸＮがｊ１次噌加する
がＸＮ≧ＸＥになると比較器４７の出力ＢがゝＪ″（！
：なりセレクタ４１はアドレスＸとしてＸＥを出力する
。

したがってＸＩＮＨは′１“吉なりＸ方向の増減が禁止
され一方Ｙ工ＮＨは％　０　／／となり、禁止が解除さ
れるので以降は出力アドレスＸが一定Ｘ′ＦＪでＹアド
レスが信号ＴＭＧに応じてｌｌｌｉＮ次増加していく（
右辺区間）。

以下同様に下辺区間、左辺区間のアドレスを順次発生し
、左上点２４０に戻ると終了判定回路５４がこれを検出
しＥＮＤ信号を出力してアドレスの発生を終了する。終
了判定回路５４は出力アドレスＸ、Ｙをそれぞれ終了ア
ドレスレジスタ３７゜３８の内容ＸＥＮＤ　、ＹｇＮＩ
）、！：比較し両者とも一致した場合を検出すればよい
。

なお、制御コンピュータ１００から転送される初期清報
に終了アドレスＸＥＮＤ　、ＹＥＮＤを加え、この供給
された終了アドレスをレジスタ３７゜３８にセントすれ
ば、四角形２３０の辺上を一周しないで途中の画素位置
で終了させることもできる。

第９図は第３図のアドレス発生器３３０の構成図である
。このアドレス発生器３３０Ｇま第１Ｏ図に示すように
任意の注目画素（ＩＸ、ＩＹ）を中心とした半径ｒの円
上の画素データを順次アクセスすることができる。この
場合、制御コンビｚ−タ１００からは、このアドレス発
生器３３０を４旨定するＭＯＤＥ情報にひきつづいて、 注目画素のアドレス　ＩＸ、ＩＹ 半径　ｒ きざみ角　Δθ 開始角度　θＳ 終了角度　θＥ が供給される。但し、θＳ、θＥが省略された場合は円
周上のすべてのアドレスを発生する。

第９図において、６０．６１は注目点のアト°レスＩＸ
、ＩＹレジスタ、６２は注目点からの距離ｒレジスタ、
６３はアクセスするアドレスの刻みレジスタ、６４は角
度θの累算器、６５は累算値θを保持するレジスタ、６
６．６７はθの累算値によりＳｉｎθ、　ＣＯ８θの値
を計算する回路で、通常はＲＯＭなどでテーブル化され
る、６Ｂ、６９はｒｃｏｓθ、ｒｓｉｎθを計算する乗
算回路、７０゜７１はｒ　ｃｏｓθ＋ＩＸ、ｒｓｉｎθ
＋ＩＹを計算する加算回路である。

制御部３１０は、上記初期情報のノくラメータを受取る
と初期セントとして、ＩＸ、ＩＹ、ｒ、Δθをそれぞれ
レジスタ６０，６１，６２．６３　？こセクトすると共
にθの累算値レジスタ６５にＯ８をセットする（θＳが
供給されないときは０）。またレジスタ７２にθＥをセ
クトする（θＥカニ供給されない場合は２π）。

しだがってレジスタ６５の内容によりｓｉｎθ。

ｃｏｓθ値がＲＯＭ９．１０より読み出さね、て乗３享
器５３．．．６９に送られる。このときθの累算器７で
（まレジスタ６３．６５の加算が行われ、その結果力；
出力線上に出力されているが、レジスタ６５ｉこ６まま
だラッチしない。乗算器６８．６９ではｒレジスタ６２
の内容とｓｉｎθ、　ｃｏｓθとの乗算を行いｒＣＯ８
θ。

１　ｓｉｎθをめる。さらにこれら出力ＧまＩＸレジス
タ６０の内容、ＩＹレジスタ６１の内容表の力■減算（
ｓｉｎθ、ｃｏｓθの符号により）行われ、円上の最初
の画素のＸ、ＹアドレスＩ　Ｘ　＋　ｃｏｓθ、ＩＹ−
ｌ−ｓｉｎθがまる。但しこの結果は小数以下の値が含
まれるが、画像メモリアドレスは整数値のみしか吉らな
いため小数部は切り捨てられて整数部のみが画像メモリ
２００へ供給される。Ｘ、Ｙアドレスが決まると制御コ
ンピュータ１００は画像メモリ２００とデータ転送を行
う、このデータ転送を終了すると制御部３１０は信号Ｔ
ＭＧを出力しθの累算器６４の出力をレジスタ６５にラ
ッチする。したがって、以下その値にもとづ＜ｘ、ｙア
ドレスが前述のようにしてまる。ここでθが決まってか
らＸ、Ｙアドレスをめるｆではノヘードウエアで構成さ
れているため、θからＸ、Ｙアドレスが瞬時にめられる
ことは云うまでもない。

一方、レジスタ６５の内容は比較器７３によってθＥ（
！：比較されているので、θ〉θＥになると比較器７３
はＥＮＤ信号を発生し制御部３１０に知らせる。制御部
３１０はこれにより終了を知り、制御コンピータ１００
にもこれを知らせる。

以上のようにして、画像メモリの任意の位１・ｔから任
意の距離離れた点の任意刻みでの周辺のアドレス制御を
行うことにより制御コンピュータと任意の点からの円状
の周辺のデータ転送することができる。

なお、第３図において残りのアドレス発生器３４０の説
明は省略するが、こイ］、らは他の異なる形状の閉曲線
上に沿ってそこに位置する画素アドレスを順次発生する
ものを用いることができる。

あるいはその他の機能を持つアドレス発生器、８りえは
注目画素（ＩＸ、Ｉ’Ｙ）を指定するとその近傍の周囲
の８点の画素アドレスを連続的に全生ずるものや注目画
素（ＩＸ、ＩＹ）を指定さイア、た後、ｊｌｉｌｊ御コ
ンビーータより位置変化にト１する方向データを受り−
ｊｆＫす、こ、の方向データに従って移動し位１昼の画
素アドレスを順次発生するもの等を１１４いることがで
きる。

【図面の簡単な説明】

第１図及び＠２図は本発明の詳細な説明するだめの図、
第３図は本発明の一実施例を示す図、第４図は本発明の
一実施例の動作を説明するための図、第５図は本発明の
一実施例で用いるア）’　ｌ／ス発生部の一構成を示す
図、第６図は第５図に示すアドレス発生部の動作を説明
するための図、第７図及び第８図は第５図に示すアドレ
ス発生部の制御信号を説明するための図、第９図は本発
明の一実施例で用いるアドレス発生部の他の構成を示す
図、第１０図は第９図に示すアドレス発生部の動作を説
明するための図である。

Claims (3)

【特許請求の範囲】
1. （１）画像メモリとこの画像メモリとの間で画素データ
   の入出力を行う制御部との間に接続されて前記画像メモ
   リ内の入出力すべき画素のアトし・スを発生するメモリ
   アドレス制御回路において、前記制御部から所望とする
   注目画素のアドレスを受け取って初期データを発生する
   手段上、この初期データに従って前記注目画素をその内
   部に含む所定の閉曲線上に位置する少なくとも一部の画
   素アドレスを発生するアドレス計算手段と、このアドレ
   ス計算手段が前記閉曲線に沿って順次所定の刻み毎ｌこ
   アドレスを発生するようにタイミングを制御する手段と
   を備えたことを特徴とするメモリ　アドレス制御回路。
2. （２）閉曲線は円又は四角形であることを特徴とする特
   許請求の範囲第１項記載のメモリアドレス制御回路。
3. （３）タイミング制御手段は、終了画素アドレスを記憶
   する手段と、この終了画素アドレスと前記アドレス計算
   手段が出力した画素アドレスとの一致を検出する手段を
   有し、この検出手段が一致を検出した後は画素アドレス
   の発生を行なわないことを特徴とする特許請求の範囲第
   １項記載のメモリアドレス制御回路。