JPS60193064A

JPS60193064A - アドレス情報発生回路

Info

Publication number: JPS60193064A
Application number: JP59048741A
Authority: JP
Inventors: Kazuo Nishitani; 西谷　和雄
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-03-14
Filing date: 1984-03-14
Publication date: 1985-10-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明はアドレス情報発生回路に関し、特に通信回線を
用いてパケット通信を行うマイクロプロセッサシステム
のダイレクトメモリアクセス制御回路に使用されるアド
レス情報発生回路に関する。

（従来技術）従来、この種のアドレス情報発生回路は第１図に示すよ
うなものが広く利用されてきた。図において、アドレス
カウンタ１０１はダイレフメモリアクセス（以下ＤＭＡ
と略す）を行うとき転送データを記憶する記憶回路のア
ドレス情報を発生する。アドレスバスバッフｙ　１０２
ハフ　トレスカウンタ１０１で発生したアドレス情報を
アドレスバス１０３に供給する。アドレスバス１０３は
システムの記憶回路１０４が接続されている。この記憶
回路１０４はデータバス１０５にも接続されている。Ｄ
ＭＡを行う周辺デバイス１０６はデータバス１０５を介
して記憶回路１０４との間のデータの授受を行う。制御
回路１０７は周辺デバイス１０６よ、９ＤＭＡ要求を受
け、図には示していないバスコントローラに対しバス使
用要求を出力し、使用許可を受け取ると、アドレスバッ
ファ１０２、周辺デバイス１０６および記憶回路１０４
を直接制御し、周辺デバイス１０６と記憶回路１０４の
間にデータバスを設足する。このＤＭＡ転送のときの記
憶回路１０４のアドレス指定は、アドレスカウンタ１０
１で発生したアドレス情報がパスバッファ１０２を介し
てアドレスバス１０３に与えられることによシ行なわれ
る。１回のＤＭＡ転送が終了すると制御回路１０７はア
ドレスカウンタ１０１を歩進させ、アドレス情報を更新
する。従ってＤＭＡ転送を行う場合、記憶回路１０４の
アドレスは連続した領域に順序性をもって指定される。

ところで、パケット通信を行う場合、通信プロトコルは
国際電信電話諮問委員会勧告Ｘ・２５が採用される。こ
のＸ・２５にはパケット通信においてバーチャルコール
の概念が採用され、一つのパケット通信端末が同時に複
数の相手と通信できるようになっている。

したがって第１図に示すようなマイクロプロセッサシス
テムでパケット通信を行う場合、通信用データパケット
のシステムのメモリ上に置かれ、編集等の処理が行なわ
れる。特にパケット多重等の処理を行う場合、一つの相
手端末との間で授受された複数のパケットデータを１つ
のパケットにまとめる処理あるいは１つのパケットデー
タを複数のパケットデータに分離する処理が頻繁に行な
われる。このようなマイクロプロセッサシステムでは相
手端末からパケットを受信する場合、どのパケットが到
着するのか予測ができない。したがつて受信したパケッ
トデータは周辺デバイス１０６から記憶回路１０４に入
る際、記憶回路１０４の適当な記憶エリアに転送される
。この結果１つの相手端末から受信した複数のパケット
データは、１ケ所に集中配置されない。これらのデータ
をまとめて１つのデータとして処理する場合、一度記憶
回路内でデータの入れ替えを行い、大きな単一のデータ
ブロックを作成する処理が必要となる。

この後、このデータが大きなパケットデータとしてＤＭ
Ａ転送によシ発信されるか又は外部記憶装置等に出力さ
れる。

このように従来のアドレス情報発生回路によシＤＭＡ転
送を行った場合、記憶回路に分散配置されたデータを１
ケ所に集中させる処理が必要となシシステムのスループ
ットを低下させるという欠点があった。

（発明の目的）本発明の目的は、よシスループツトの向上したパケット
通信用マイクロプロセッサシステムを提供することにあ
る。

（発明の構成）本発明によれば、記憶部に記憶されたデータをダイレク
トメモリアクセス方式によシアドレスパスを介してアド
レス指定し、データバスへ読み出し出力するだめのアド
レス情報発生回路において。

下位アドレス情報を発生する第１のアドレスカラ／りと
、゛上位アドレス情報を発生する第２のアドレスカウン
タと、前記第２のアドレスカウンタの上位アドレス情報
とマイクロプロセッサに接続する前記アドレスバスのア
ドレス情報とを選択する選択回路と、前記選択回路出力
をアドレス大刀とする記憶回路と、前記記憶回路読み出
し出力と前記第１のアドレスカウンタからの下位アドレ
ス情報とを入力し前記アドレスバスに出方する第１のパ
スバッファと、前記記憶回路の読み出し出力及び書き込
み入力と前記データバスとを中継する第２のパスバッフ
１とを會むアドレス情報発生回路が得られる。

（発明の作用）本発明は、第２のアドレスカウンタの出力である上位ア
ドレス情報を記憶回路によってアドレス変換し、下位ア
ドレスと共に第２のバスバッフ１からアドレスバスへ送
出することで、記憶部に分散配置されたデータに対して
一連のＤＭＡ転送動作をさせるものである。

（実施例の説明）次に本発明の実施例について図面を参照して説明する。

第２図は本発明の一実施例を示すブロック図である。

図において、アドレスカウンタは継続接続された二段の
カウンタで構成される。２０１は下位側のアドレスカウ
ンタ、２０２は上位側のアドレスカウンタである。これ
らアドレスカウンタ２０１゜２０２に対になってＤＭＡ
転送の基本アドレスを発生する。選択回路２０３は、Ｄ
ＭＡ動作でない通常の動作かあるいはＤＭＡ動作かによ
ってアドレスバス２０７のアドレス情報と、アドレスカ
ウンタ２０２の出力を選択し、記憶回路２０４のアドレ
ス入力に与える。記憶回路２０４は読出しと、書込オが
可能な記憶回路で、読み出し出力は、アドレスカラ／り
２０１のアドレス情報と合成されパスバッフ１２０５の
入力に与えられる。単方向のバスバッフ１２０５はＤＭ
Ａ転送時に制御回路２０９の指示によｐアドレスカウン
タ２０１と記憶回路２０４の出力の合成されたアドレス
情報をアドレスバス２０７に供給する。書き込み入力は
双方向のパスバッファ２０６を介してデータバス２０８
から供給される。

記憶回路２１０は各種データ格納用の主記憶部であシ、
アドレス情報をアドレスバス２０７よシ受け、又各種デ
ータをデータバス２０８を介して授受する。周辺デバイ
ス２１１はＤＭＡ転送時に記憶回路２１０とデータの授
受を行う。

アドレスバス２０７とデータバス２０８は図には示して
いないマイクロプロセッサに接続されている。このマイ
クロプロセッサはシステムの中枢となるもので、パケッ
トの組立、分解、ＤＭＡ転送の管理等の処理を行う。パ
スバッフ１２０６はＤＭＡ転送でない場合、記憶回路２
０４の読み出し出力及び書き込み入力をデータバス２０
８を介してマイクロプロセッサに授受しているので、マ
イクロプロセッサは記憶回路２０４の内容を任意に書き
込んだシ、読み出したシすることができる。

制御回路２０９はＤＭＡ転送時の選択回路２０３の選択
入力切替、パスバッファ２０５．２０６の制御、周辺デ
バイス２１１のデータ転送制御を行い、さらにＤＭＡ転
送終了時にアドレスカウンタ２０１．２０２の歩進を制
御する。

次にＤＭＡ転送時の動作を説明する。ＤＭＡ転送の場合
まず、制御回路２０９０指令により選択回路２０３はア
ドレスカウンタ２０２のアドレス情報を選択して記憶回
路２０４のアドレス入力に与える。又、パスバッフ１２
０５はアドレスカウンタ２０１のアドレス情報下位アド
レスと記憶回路２０４の読与出し出力（上位アドレスを
変換したもの）を合成したアドレス情報を受け、ＤＭＡ
転送アドレスとしてアドレスバス２０７に出力する。こ
れによシ記憶回路２１０はＤＭＡ転送アドレスで指定さ
れたアドレスに対して周辺デバイス２１１との間でデー
タの転送を行う。このデータの転送終了は周辺デバイス
２１１から制御回路１０７に知らされ、制御回路２０９
は、次のデータ転送のためにアドレスカウンタ２０１，
２０２を歩進する。

このように一連のＤＭＡ転送時において、記憶回路２「
）４はアドレス指定がアドレスカウンタ２０２によって
行なわれ、そのアドレスに対応する格納されているデー
タを変換アドレスとしてパスバッファ２０５に与える。

このデータはＤＭＡ転送時でないときに記憶回路２０４
ヘマイクロプロセツサに書き込まれたものである。記憶
回路２０４の読み出し出力は後に説明するように記憶回
路２１０上に分散配筒、されたデータを連続してアドレ
ス指定することができる。従って、記憶回路２０４はア
ドレス変換テーブルとしで動作していることになる。

このようなアドレス変換過程について第３図を参照して
ｄ発明する。３０１は各１６進１桁のアドレスカウンタ
２０１，２０２の出力アドレス空間３０２は記憶回路２
０４のアドレス空間、３０３は記憶回路２１０のアドレ
ス空間をそれぞれ示している。アドレス空間３０１およ
びアドレス空間３０３はそれぞれ１６進数２桁で１′０
０”〜“ＢＰ”の空間がちシ、アドレス空間３０２は１
６進数１梢で′０”〜″Ｂ”の空間がある。

〜″５Ｆ”にはデータＷ１アドレス空間″６０”〜″６
Ｆ”にはデータ名１アドレス空間″７０”〜″７Ｆ”に
はデータＹが格納されているとする。

このデータをｗ、ｘ、ｙ、ｚの順序で連続してＤＭＡ転
送する場合について考える。最初のデータＷを転送する
とき記憶回路２１０へのアドレス指定は５０”〜″５Ｆ
”でなければならない。

アドレスカラ／り２０１，２０２はそれぞれ１６進１桁
のアドレスを指定でき、これら２つのアドレスカウンタ
は最初、アドレス″００”〜″ＯＦ”を指定したとする
。この場合、記憶回路２０４のアドレス″′０”の所に
第３図に示す様にデータ″５”をあらかじめ書込んでお
けばパスバッフ１２０５からアドレスバス２０７に出力
されるアドレス情報は′５０”〜”５Ｆ”となる。この
アドレス情報によシ記憶回路２１０に格納されていたデ
ータＷが読み出され、周辺デバイス２１１との間でデー
タ転送が行われる。次に連続してデータＸを転送する場
合、歩進されたアドレスカウンタ２０１．２０２によシ
アドレス″１０”〜″ＩＦ”が指定されるが、記憶回路
２０４の′１”のアドレスのあらかじめデータ″′３”
を書込んでおけば、バスバッファ２０５からアドレスバ
ス２０７１Ｃｆｄアドレス″３０”〜″３Ｆ”が出力さ
れる。従って、データｗ、ｘ、ｙ、ｚの順に連続してＤ
ＭＡ転送するためには記憶回路２０４に′０”番地よシ
″′３″番地にそれぞれデータｗ、ｘ、ｙ、ｚがそれぞ
れ記憶されている記憶回路２１０のアドレスの上位桁に
対応した５ＺＷｎ、ｌ＋７”。

６″をデータとして、マイクロプロセッサの制御で書込
んでおき、アドレスカウンタ２０１゜２０２でアドレス
″００″〜″’３Ｆ″を指定すればよいことになる。こ
の場合、アドレスバス２０７に出力されるアドレス情報
は′５０”〜″５Ｆ”。

３０”〜″’３Ｆ’、”７０″〜″７Ｆ″、′６０”〜
″’６Ｆ”の順になることは明白である。

（発明の効果）本発明は以上説明したように、主記憶回路に分散して格
納されたデータのＤＭＡ転送の順序指定が可能となシ記
憶回路内でのデータ入れ替え処理が不要であるため１．
スループットの向上したパケット通信用マイクロプロセ
ッサシステムを提供で゛きる。

【図面の簡単な説明】

第１図は従来技術によるアドレス情報発生回路を示すブ
ロック図、第２図は本発明の一実施例を示すブロック図
、第３図は本発明の一実施例を説明するためのブロック
図である。１０１．２０１，２０２・−−−−・７ドＬ／スカウン
タ、１０２゜２０５、２０６・・・・・・バスバッフｙ
、１０３．２０７・・・・・・アドレスバス、１０４，
２０４，２１０・・・・・・記憶回路、１０５、２０８
・・・・・・データバス、１０６，２１１・・・・・・
周辺デバイス、　１０７，２０４・・・・・・制御回路
、３ｏ１・旧・・アドレスカウンタのアドレス空間、３
ｏ２−・・・・・記憶回路のアドレス空間、３０３・・
・・・・記憶回路のアドレス空間。／” 代理人　弁理士　内　原　晋・１．ｌ・−−−ノ′ 菓　／　Ｉ￥１察　２　図

Claims

【特許請求の範囲】

記憶部とマイクロプロセッサとを含み、前記記憶部に記
憶されたデータをダイレクトメモリアクセス方式によ・
シアドレスパスを介してアドレス指定し、データバスへ
読み出すマイクロプロセッサシステムのアドレス指定回
路において、下位アドレス情報を発生する第１のアドレ
スカウンタと、上位アドレス情報を発生する第２のアド
レスカウンタと、前記第２のアドレスカウンタの上位ア
ドレス情報と前記アドレスバスのアドレス情報のどちら
かを選択する選択回路と、前記選択回路出力をアドレス
入力とする記憶回路と、前記記憶回路読み出し出力と前
記第１のアドレスカウンタからの下位アドレス情報とを
入力し前記アドレスバスに出力する第１のパスバッフ１
と、前記記憶回路の読み出し出力及び書き込み入力と前
記データバスとを中継する第２のパスバッファとを含む
アドレス情報発生回路。