JPS6019595B2

JPS6019595B2 - 半導体メモリ装置

Info

Publication number: JPS6019595B2
Application number: JP55046250A
Authority: JP
Inventors: 豊熊谷; 行夫佐藤
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1980-04-10
Filing date: 1980-04-10
Publication date: 1985-05-16
Also published as: JPS56143591A

Description

【発明の詳細な説明】この発明は、相補形の絶縁ゲート形電界効果トランジス
タ（以下ＣＭＯＳトランジスタと云う）を使用しかつ低
電力化を達成するようにした半導体メモリ装置に関する
。

一般に、ＣＭＯＳトランジスタによるメモリ装置は、そ
の低消費電力と広い動作マージンに特徴をもち、特に、
揮発性メモリの欠点を補うべく、低電源電圧によるバッ
クアップメモリとして、不動の地位を築き上げている。

しかしながらそのメモリ装置を使用し、システムを構成
する場合、メモリ容量の拡張にともない、メモリの非選
択時あるいは低電源電圧によるバックアップ時に、ＣＭ
ＯＳメモリにおいて十分な低消費電力化を達成しようと
すると、どうしても外部的な煩わしさが伴なつてくるの
が現状である。第１図はｍ行Ｘｎ列のマトリックス構成
によるメモリシステムの代表例を示す。

この第１図において、アドレス入力などの入力信号Ａは
すべてのメモリ装置Ｍに共通に薮続され、メモリ装置の
選択信号ＣＳは各列ごとに共通に供給するようになって
いる。すなわち、選択信号ＣＳ，はメモリ装置Ｍ．・，
からＭ．・ｎまでに入力し、同様に、選択信号ＣＳｍは
メモリ装置Ｍｍ・，からＭｍ・ｎまでに入力している。
また、出力信号線Ｄは各行ごとに共通に接続され、すな
わち、出力信号線Ｄ，はメモリ装置Ｍ．・，からＭｍ・
，までに接続され、同様に、出力信号線Ｄｎはメモリ装
置Ｍ．・ｎ・からＭｍ・ｎまでに接続されている。

いま、第１図に示したメモリシステムにおいて、２列目
のメモリ装置、すなわち、メモリ装置地・，よりＭ２・
ｎまでが選択され、他の列におけるメモリ装置が非選択
の状態にあるとすると、選択信号ＣＳ２だけが低レベル
となり、他の選択信号は高レベルとなる。

このとき、アドレス入力などの入力信号Ａがすべてのメ
モリ装置Ｍに共通に供給されており、各メモリ装置の入
力回路を駆動しようとするが、非選択の状態にあるメモ
リ出力はフローティング状態となり、出力信号線Ｄ，か
らＤｍには選択されたメモリ装置地・，からＭ２・ｎま
での情報が出力される。

第２図は第１図のメモリシステムの各メモリ装置Ｍに使
用されている従来のＣＭＯＳ入力回路の初段部を示すも
のである。

この第２図はＰチャンネルのトランジスタＱＩとＮチャ
ンネルのトランジスタＱ２とからなるＣＭＯＳ基本イン
バータであり、メモリ装置Ｍの各入力端子に対して個々
に用意されている。トランジスタＱＩのソースには電源
電圧ＶＩが印加されるようになっており、トランジスタ
Ｑ２のソースは接地されている。

二つのトランジスタＱ１，Ｑ２のゲート同志は結合され
て入力点ＰＩには入力信号ラインを通して入力信号Ａが
供給されるようになっている。また、トランジスタＱ１
，Ｑ２の両ドレィンも結合され、初段部以後の内部回路
に対する出力点Ｐ２を形成している。ここで、Ｐチャン
ネルのトランジスタＱＩのしきし、値をＶＴＰ、Ｎチャ
ンネルのトランジスタＱ２のしきし、値をＶＴＮとし、
入力点ＰＩの入力電圧をＶＴＮ、出力点Ｐ２の出力電圧
をＶ。ＵＴとすると、第２図の入力回路において消費さ
れる電源電流１を最小（すなわち、リーク分を除いて０
）とする条件は、トランジスタＱＩあるいはＱ２がカッ
トオフする条件Ｖ…＞Ｖ，一ＶＴｐあるいはＶ，Ｎ＜
ＶＴＮ …（１｝で示される。

また、入力回路がＴＴＬレベルでの論理変換が要求され
る場合、入力信号の高レベルはＶ…＞２．０Ｖ、また低
レベルはＶ，Ｎ＜０．８Ｖにて出力点Ｐ２における出力
電圧Ｖ。

ＵＴが次段から内部信号の論理レベルを保証するように
、トランジスタＱ１，Ｑ２のＢ比（電流増幅率比）を設
定しなければならない。ＴＴＬレベルの論理振幅は上記
｛１｝式の条件に比較すると、極めて狭いものであり、
入力レベルの最悪ケース、たとえば、ＶＴＮ＝２．０Ｖ
またはＶ，Ｎ＝０．８Ｖのとき、第２図に入力回路には
、当然のごとく、電源電流１が流れる。

いま、第２図と同様な入力回路をもつメモリ装置Ｍが非
選択状態にあり、一方、他のメモリ装置が選択され、互
いに共通に接続されているアドレスなどの入力信号Ａが
高レベルから低レベル、あるいは低レベルから高レベル
へと変化していると仮定すると、入力信号Ａが変化する
とき、すなわち、入力電圧Ｖ，ＮがＶＴＮ＜ＶＩＮ＜Ｖ
Ｉ−ＶＴＰにある間、入力回路には電源電流１が流れ、
非選択の状態にもかかわらず、ＣＭＯＳメモリの特徴で
ある低消費電力と云う利点が損なわれる。

一方、第２図と同様な入力回路をもつメモリ装置Ｍの記
憶情報を低電源電圧にてバックアップする場合、電源電
圧ｙ，は通常の使用電圧（たとえば、５Ｖ）から低電源
電圧（たとえば、２〜３Ｖ）に変化するが、このとき、
入力信号Ａが供給される入力点ＰＩがフローティングな
どの状態にあり、‘１｝式の条件を満足していなければ
、トランジスタＱＩとＱ２はともに導通し、入力回路に
は電源電流１が流れ、メモリ装置Ｍをバックアップする
電圧源に大きな負坦がかかる。

したがって、低電源電圧におけるバックアップ時には、
メモリ装置Ｍのすべての入力回路の入力点ＰＩを強制的
に高レベルあるいは低レベルへ固定し、【１１式の条件
を満たすようにしなければならない。

これにより、第２図に示すような従来の基本的なＣＭＯ
Ｓ入力回路をもつメモリ装置においては、他のメモリ装
置が駆動している状態では、メモリの非選択時と云えど
も、入力回路での電流消費を逃れることはできず、また
、低電源電圧において、記憶情報のバックアップを試み
るとき、十分な低消費電力化を達成しようとすると、メ
モリ装置の各入力機を外部周辺回路にて制御しなければ
ならず、使用上の煩わしごが生じる。

次に、第３図ａおよび第３図ｂは従来の改良されたＣＭ
ＯＳ入力回路を示す。

この第３図ａ、第３図ｂともに制御信号めｃ（あるいは
？ｃ）により制御された入力回路部１（あるいは１′）
と、メモリ装置Ｍの選択信号ＣＳから制御信号Ｊｃ（あ
るいはＪｃ）を作り出すためのＣＳ入力回路部２（ある
いは２′）とからなるものである。このうち、第３図ａ
の場合は、入力信号Ａと制御債号ぐｃとのＮＡＮＤ回路
により入力回路部１を構成したものであり、トランジス
タＱＩＩ〜ＱＩ４が使用され、トランジスタＱＩＩとＱ
１３はＰチヤンネルのトランジスタで、トランジスタＱ
１２とＱ１４はＮチャンネルのトランジスタである。

トランジスタＱＩＩとＱ１２のゲート同志は結合され、
その結合点は入力点ＰＩＩとして入力信号Ａが信号入力
ラインを通して入力されるようになつている。

また、トランジスタＱ１３とＱ１４のゲート同志も結合
され、そね結合点には制御信号◇ｏが入力されるように
なっている。トランジスタＱＩＩとＱ１３のソースは互
いに結合されて、電源電圧ＶＩが印加されるようなにつ
ている。

また、トランジスタＱＩＩとＱ１３のドレィン同志も結
合し、トランジスタＱ１４のドレィンとともに、次段へ
の出力点Ｐ１２となっている。トランジスタＱ１２のソ
ースは接地され、そのドレィンはトランジスタＱ１４の
ソースに接続されている。一方、ＣＳ入力回路部２はＰ
チャンネルのトランジスタＱ１５とＮチャンネルのトラ
ンジスタＱ１６とによるインバータであり、トランジス
タＱ１５はソースに電源電圧Ｖ１が印加されるようにな
っており、トランジスタＱ１６のソースは接地されてい
る。

二つのトランジスタＱ１５，Ｑ１６のゲートには、メモ
リ装置Ｍの選択信号ＣＳが入力し、また、ドレイン同志
は結合され、制御信号？ｃを出力するようになっている
。いま、第３図ａの入力回路をもつメモリ装置Ｍが選択
され、すなわち、選択信号ＣＳが低レベルとなっている
とすれば、トランジスタＱ１５とＱ１６によるィンバー
タ回路により、制御信号Ｊｃは高レベルとなる。

したがって、入力回路部１において、Ｐチャンネルのト
ランジスタＱ１３は非導通で、Ｎチャンネルのトランジ
スタＱ１４は導通状態となり、もし、入力信号Ａが高レ
ベルならば、トランジスタＱＩＩとＱ１２によるインバ
一タ回路により、出力点Ｐ１２は低レベルとなる。また
、もし、入力信号Ａが低レベルならば、出力点Ｐ１２は
高レベルとなり、入力回路１は入力信号Ａの反転した信
号を出力する。一方、このメモリ装置Ｍが非選択の状態
にあり、すなわち、選択信号ＣＳが高レベルとなってい
るとすると、ＣＳ入力回路部２からの制御信号ぐｃは低
レベルとなる。

これにより、入力回路部１において、Ｐチャンネルのト
ランジスタＱ１３は導通し、Ｎチャンネルのトランジス
タＱ１４は非導適状態となり、入力信号Ａの電圧レベル
に関係なく、出力点Ｐ２は高レベルを示す。このとき、
トランジスタＱ１４が非導通であるため、この入力回路
部１において、電源電流１は流れず、電力消費は０とな
る。

一方、第３図ｂの場合は入力信号Ａと制御信号Ｊｃとの
ＮＯＲ回路とにより入力回路部１′を構成したもので、
トランジスタＱ２１〜Ｑ２４で構成され、トランジスタ
Ｑ２１とＱ２３はＰチャンネルのトランジスタで、トラ
ンジスタＱ２２とＱ２４はＮチヤンネルのトランジスタ
である。

入力回路の駆動方式は第３図ａと全く同じ考えであるが
、回路をＮＯＲ方式にして構成しているため、制御信号
■ｃへのＣＳの入力回路部２′はＰチャンネルのトラン
ジスタＱ２５とＱ２７およびＮチヤンネルのトランジス
タＱ２６とＱ２８とからなる２段のィンバータ回路によ
り構成されている。

いま、第３図ｂの入力回路をもつメモリ装置Ｍが選択さ
れ、選択信号ＣＳが低レベルになっているとすると、制
御信号◇ｃもまた低レベルとなり、入力回路部１′にお
いて、ＰチャンネルのトランジスタＱ２３は導通で、Ｎ
チャンネルのトランジスタＱ２４は非導適状態となり、
トランジスタＱ２１，Ｑ２２によるインバータ回路によ
り、出力点Ｐ２２は入力信号Ａを反転して出力状態を示
す。

一方、このメモリ装置Ｍが非選択状態にあり、選択信号
ＣＳが高レベルとなっているとすると、制御信号マｃも
高レベルとなり、ＰチャンネルのトランジスタＱ２３は
非導通で、Ｎチャンネ瑠のトランジスタＱ２４は導通し
、出力点Ｐ２２は入力信号Ａの電圧レベルに無関係に低
レベルを示す。

このとき、トランジスタＱ２３が非導通であるため、こ
の入力回路部１′において電源電流１は流れず、電力消
費は０となる。

したがって、第３図ａ、第３図ｂに示された従来の改良
された入力回路は、メモリ装置の非選択時における入力
回路部での電力消費を０とすることが可能である。

ところで、一般に、一つのＣＳ入力回路部２（または２
′）にて複数の入力回路部１（または１′）を制御する
ことが可能であるため、大幅な消費電力の低減を計るこ
とができる。

しかしながら、この従来の改良された入力回路について
も、低電源電圧において、記憶情報のバックアップをし
ようとするとき、入力信号（ここでは、選択信号ＣＳ）
がフローティソグなどの状態にあり、すでに述べた‘１
｝式の条件を満足していなければ、ＣＳ入力回路部２（
または２′）には電源電流が流れる。

また、ときとして、制御信号めｃ（またはぐｃ）もまた
中間レベルとなることがあり、このとき、入力回路部１
（または１′）にも多大な電流が流れる。

したがって、低電力消費化を達成しようとすると、メモ
リ装置の入力端子（ここでは、選択信号）を外部周辺回
路にて強制的に非選択状態へと、制御しなければならな
い。

この発明は、上記従来の欠点を除去するためになされた
もので、メモリの非選択時において、アドレスなどの入
力信号レベルに依存することなく電力消費を最小とし、
また、低電源電圧による記憶情報のバックアップ時にお
いても入力信号レベルに関係なく電力消費を最小とする
ことができるとともに、入力端子に対する外部周辺回路
を必要とせずかつメモリの非選択時あるいは低電源電圧
によるバックアップ時に十分な低電力消費化を達成する
ことが可能な使い易い半導体メモリ装置を提供すること
を目的とする。

以下、この発明の半導体メモリ装置の実施例について図
面に基づき説明する。

第４図はその一実施例の回路図である。この第４図はメ
モリ装置Ｍに対する選択信号ＣＳより作られた制御信号
◇ｃにより制御された信号入力回路１１と、制御電圧Ｖ
２より制御されたＣＳ入力回路（以下、信号入力回路と
云う）１２と、制御電圧Ｖ２を出力するメモリ装置Ｍ内
に組み込まれた電源電位検出回路１１３とからなるもの
である。まず、信号入力回路１１の構成から述べること
にする。

この信号入力回路１１は入力信号Ａと制御信号？ｃとの
ＮＡＮＤ回路により構成したもので、トランジスタＱ３
１〜Ｑ３４により構成されている。トランジスタＱ３１
とＱ３３はＰチヤンネルのトランジスタであり、トラン
ジスタＱ３２とＱ３４はＮチャンネルのトランジスタで
ある。トランジスタＱ３１とＱ３２の両ゲートは結合さ
れ、その結合点を入力点Ｐ３１として、信号入力ライン
を通して、入力信号Ａが導入されるようになっている。
また、トランジスタＱ３３とＱ３４のゲートは結合され
、制御信号ぐｃが導入されるようになつている。トラン
ジスタＱ３１とＱ３３のソースは結合され、電源電圧Ｖ
Ｉが印加されるようになっている。

このトランジスタＱ３１をＱ３３のドレイン同志も結合
され、トランジスタＱ３４のドレインとともに次段への
出力点Ｐ３２となっている。そして、トランジスタＱ３
２のソースは接地され、また、そのドレインをトランジ
スタＱ３４のソ−スへと接続する。一方、信号入力回路
１２はメモリ選択信号ＣＳと制御電圧Ｖ２とのＮＯＲ回
路により構成したもので、トランジスタＱ３７，Ｑ３５
はＰチヤンネルトランジス夕、トランジスタＱ３６，Ｑ
３８はＮチャンネルのトランジスタである。

トランジスタＱ３５とＱ３６のゲートには、選択信号Ｃ
Ｓが入力し、トランジスタＱ３７とＱ３８のゲートには
制御電圧Ｖ２が加えられている。

トランジスタＱ３７のソースには電源電圧ＶＩが印刀０
されており、そのドレインはトランジスタＱ３５のソー
スに接続されている。トランジスタＱ３６とＱ３８のソ
ース同志は結合されて接地されており、また、ドレィン
同志を結合して、トランジスタＱ３５のドレインととも
に制御信号？ｃを出力するようになっている。また、電
源電位検出回路１３は電源電圧ＶＩのレベルをモニタし
て、制御電圧Ｖ２を出力するためのものであり、トラン
ジスタＱ３９〜Ｑ４３と負荷抵抗Ｒ１，Ｒ２とにより構
成されている。トランジスタＱ３９〜Ｑ４２はすべてＮ
チャンネルのトランジスタであり、トランジスタＱ３９
のドレィンに負荷抵抗ＲＩを通じて電源電圧ＶＩが印加
されるようになっている。トランジスタＱ３９のソース
は接地されている。また、トランジスタＱ３９のドレィ
ンと負荷抵抗ＲＩとの結合点は制御電圧Ｖ２として出力
するようになっている。

トランジスタＱ４０はドレインとゲートを結合し、電源
電圧ＶＩが印加されるようになつている。トランジスタ
Ｑ４１はドレインとゲートを接続し、トランジスタＱ４
０のソースに接続されている。トランジスタＱ４２のド
レィンとゲートが接続されてトランジスタＱ４１のソー
スに接続されている。トランジスタＱ４２のソースは負
荷抵抗Ｒ２を通じて接地され、その結合点Ｐ３４は次段
のドライバトランジスタであるトランジスタＱ３９のゲ
ートに接続されている。

なお、負荷抵抗Ｒ１，Ｒ２は電源電位検出回路１３の消
費電力を低減させるためにも、数ＭＱ程度の高抵抗が望
ましい。

これは最近広く使用されているイオン注入法による高抵
抗ポリシリコン生成技術により、容易に作ることができ
る。次に、以上のように構成されたこの発明の半導体メ
モリ装置の動作について説明する。

いま、第４図に示す回路をもつメモリ装置Ｍが通常の状
態にあり、電源電圧ＶＩが高レベルにあるとき、トラン
ジスタＱ４０〜Ｑ４２により、レベルシフトされた結合
点Ｐ３４の電位はトランジスタＱ３９のしきい値電圧よ
り高くなる。これにより、トランジスタＱ３９は導通し
、制御電圧Ｖ２は低レベル、すなわち、接地レベルとな
る。このとき、信号入力回路１２内のＰチャンネルのト
ランジスタＱ３７は導通し、Ｎチャンネルのトランジス
タＱ３８は非導通となるため、トランジスタＱ３５，Ｑ
３６とによるインバータ出力である制御信号Ｊｃはメモ
リの選択信号ＣＳを転送するメモリチップの選択信号ラ
インに反転したレベルを出力する。

もし、メモリ装置Ｍが選択され、選択信号ＣＳが低レベ
ルにあるとすれば、制御信号Ｊｃは高レベルとなり、信
号入力回路１１内のＰチャンネルのトランジスタＱ３３
は非導通で、ＮチャンネルのトランジスタＱ３４は導通
し、トランジスタＱ３１，Ｑ３２とによるインバータ出
力である出力点３２には入力信号Ａの反転したレベルの
出力が現われる。

もし、メモリ装置Ｍが非選択の状態にあり、選択信号Ｃ
Ｓが高レベルにあるとすれば、制御信号？ｃは低レベル
となり、信号入力回路１１内のＰチャンネルのトランジ
スタＱ３３は導通し、ＮチャンネルのトランジスタＱ３
４は非導通となり、出力点Ｐ２は入力信号Ａに無関係に
高レベルとなる。

このとき、トランジスタＱ３４が非導通であるため、信
号入力回路１１での電力消費は０となる。

一方、第４図の回路をもつメモリ装置Ｍが記憶情報保持
モードとなり、電源電圧ＶＩが低電源電圧レベルとなる
とき、トランジスタＱ４０〜Ｑ４２によりレベルシフト
された結合点Ｐ３４の電位はトランジスタＱ３９のしき
し、値電圧より低くなる。

これにより、トランジスタＱ３９は非導通となり、制御
電圧Ｖ２は高レベル、すなわち、電源電圧ＶＩと同レベ
ルとなる。したがって、信号入力回路１２内のＰチャン
ネルのトランジスタＱ３７は非導通で、Ｎチャンネルの
トランジスタＱ３８は導適状態となる。

このため、制御信号◇ｃはメモリの選択信号ＣＳに無関
係に低レベルとなる。これにより、信号入力回路１１内
のＰチャンネルのトランジスタＱ３３は導通し、Ｎチャ
ンネルのトランジスタＱ３４は非導適状態となり、出力
点Ｐ３２は入力信号Ａに無関係に高レベルとなる。

このとき、トランジスタＱ３４およびトランジスタＱ３
７はともに非導通であるため、信号入力回路１１および
１２にはともに電源電流１が流れず、電力消費は最小と
なる。

以上説明したように、第４図に示したような回路を有す
るメモリ装置においては、メモリの電源電圧ＶＩのレベ
ルに応じて、信号入力回路を制御し得る電源電位検出回
路１３を有しているため低電源電圧による記憶情報のバ
ックアップ時には、メモリの選択信号ＣＳあるいは入力
信号Ａの入力レベルに影響されることなく、電力消費を
最小とすることができる。

また、通常の使用状態でも、メモＩＪの非選択時におい
て、入力信号レベルの変化に影響されることなく、入力
回路での低電力化を達成することが可能をなる。

このことは、メモリ装置を扱うシステム時計を大幅に簡
略化するとともに、本釆、ＣＭＯＳメモリのもつ低消費
電力化と云う利点を外部制御ないこ実現させるものであ
る。一般に、電源電圧の記憶情報モードへの切換および
通常動作モードへの復帰は瞬時にて行われるが、システ
ム上の電源ラインの浮遊容量により、その変化はなだら
かなカーブを描く。

第４図に示した実施例における制御電圧Ｖ２の電源電圧
ＶＩに対する追従性は非常によく、通常動作モードへの
復帰時においても数１皿ｓ見込んでおけば十分である。

なお、この発明は、メモリ装置ばかりでなく、バックア
ップ手段をもつＣＭＯＳマイクロコンピュータなどメモ
リを内蔵するすべての論理ＢＩにも適用することが可能
である。以上のように、この発明の半導体メモリ装置に
よれば、電源電圧の変化に依存して２値、すなわち、付
加された電源電圧レベルまたは接地レベルを示すことが
できる制御電圧とメモリ装置への選択信号との論理によ
り制御信号を作り、この制御信号と入力信号との論理に
より信号入力回路を構成するようにしているので、その
論理回路方式の選択は次段の回路方式に合わせて自由に
設定することができるとともに、ＣＭＯＳメモリの特徴
である低電源電圧によるバックアップ時における低消費
電力化とメモリの非選択時における低消費電力化とを入
力信号に対する外部制御の煩わしこなしに達成すること
ができる。

【図面の簡単な説明】

第１図は従来のｍ行Ｘｎ列のマトリックス構成によるメ
モリシステムの回路図、第２図は従釆のＣＭＯＳ入力回
路を示す回路図、第３図ａおよび第３図ｂはそねぞれ従
来の改良されたＣＭＯＳ入力回路を示す回路図、第４図
はこの発明の半導体メモリ装置の一実施例の構成を示す
回路図である。１１，１２・・・・・・信号入力回路、１３・・・・・
・電源電位検出回路、Ｑ３１〜Ｑ４２・・・・・・トラ
ンジスタ、Ｒ１，Ｒ２・・・・・・負荷抵抗、Ｍ・・・
・・・メモリ装置。繁】図嫌２図鞠３図‘０１第３図化】第４図

Claims

【特許請求の範囲】

１電源電位の変化を検出して出力電位レベルを反転さ
せる電源電位検出回路と、メモリチツプの選択信号ライ
ンに結合されかつ前記電源電位検出回路の前記出力電位
レベルが第１の電位レベルのときは前記選択信号ライン
の選択信号電位レベルの反転信号を出力し前記電源電位
検出回路の前記出力電位レベルが第２の電位レベルのと
きは前記選択信号電位レベルに関係なく接地電位レベル
または前記電源電位レベルを出力する第１の信号入力回
路と、信号入力ラインに結合されかつ前記第１の信号入
力回路が前記選択信号電位レベルの反転信号を出力して
いる間は前記信号入力ラインの電位レベルの反転信号を
出力し前記第１の信号入力回路が前記接地電位レベルま
たは前記電源電位レベルを出力している場合は前記信号
入力ラインの電位レベルに関係なく前記電源電位または
前記接地電位レベルを出力する第２の信号入力回路とを
含む半導体メモリ装置。