JPS60196685A - 論理演算素子の故障検出回路 - Google Patents
論理演算素子の故障検出回路Info
- Publication number
- JPS60196685A JPS60196685A JP59053033A JP5303384A JPS60196685A JP S60196685 A JPS60196685 A JP S60196685A JP 59053033 A JP59053033 A JP 59053033A JP 5303384 A JP5303384 A JP 5303384A JP S60196685 A JPS60196685 A JP S60196685A
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- JP
- Japan
- Prior art keywords
- output
- inverter
- circuit
- photocoupler
- logic
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理演算素子の故障検出回路に係り、特にＴＣ
（集積回路）等の論理演算素子による論理回路に適用し
得る論理演）７．素子の故障検出回路に関する。
（集積回路）等の論理演算素子による論理回路に適用し
得る論理演）７．素子の故障検出回路に関する。
第１図はＩＣによるＡＮＤ回路の従来の典形例を示す回
路図であり、１はＡＮＤ回路に対する各入力信号、２は
各ホトカブラ素子で、各ホトカブラ素子２はＡＮＤ〆詐
素子部と外部回路の絶縁、４１号レベルの変換等を目的
として使用される。３は各インバータで、論理信号レベ
ルの反転を目的として使用される。ＪＦｉＡＮＤ素子、
５はＡＮＤ素子４の出力である。
路図であり、１はＡＮＤ回路に対する各入力信号、２は
各ホトカブラ素子で、各ホトカブラ素子２はＡＮＤ〆詐
素子部と外部回路の絶縁、４１号レベルの変換等を目的
として使用される。３は各インバータで、論理信号レベ
ルの反転を目的として使用される。ＪＦｉＡＮＤ素子、
５はＡＮＤ素子４の出力である。
以下に第１図のＡＮＤ回路の動作について説明する。ま
ずＡＮＤ回路において、ＩＮｌおよびＩＮ２で示す各入
力信号１としてそれぞれ論理レベル″１″が与えられる
と、各ホトカフ゛う素子２の出力は論理レベル”Ｏ”と
なり、その各出力は各インバータ３の入力となり、各イ
ンバータ３の出力は論理レベル゛ｌ″′となる。各イン
バータ３の出力がそれぞれＡＮＤ素子４０入力となり、
ＡＮＤ素子４はその入力信号に呼応した、論理債演算結
果金出力５へ出力する。
ずＡＮＤ回路において、ＩＮｌおよびＩＮ２で示す各入
力信号１としてそれぞれ論理レベル″１″が与えられる
と、各ホトカフ゛う素子２の出力は論理レベル”Ｏ”と
なり、その各出力は各インバータ３の入力となり、各イ
ンバータ３の出力は論理レベル゛ｌ″′となる。各イン
バータ３の出力がそれぞれＡＮＤ素子４０入力となり、
ＡＮＤ素子４はその入力信号に呼応した、論理債演算結
果金出力５へ出力する。
各入力信号ＩＮＩ 、ＩＮ２に論理レベル″０″が与え
られた場合の各点の出力は前記の反転信月（１ｎ 、
ｌ＋ ＯＮ 、 ＠ Ｏｔｌ 、 ＠ １ ｍ ）とｌ
ｘ ル。下表に本ＡＮＤ回路の真理値表を示す。
られた場合の各点の出力は前記の反転信月（１ｎ 、
ｌ＋ ＯＮ 、 ＠ Ｏｔｌ 、 ＠ １ ｍ ）とｌ
ｘ ル。下表に本ＡＮＤ回路の真理値表を示す。
前記の如く第１図のＡＮＤ回路は各ホトカブラ素子２、
各インバータ３およびＡＮＤ素子４の各主要ＩＣによっ
て回路を＆＆している。汎用の上記各ＩＣには、素子自
身の故障診断機能は含まれていない。そこでＡＮＤ演算
結果の出力５が各素子か正常の状態での結果である保証
かない。そのチェックは実際の使用状況下では不可能で
あり、現状では各入力信号ＩＮＪ。
各インバータ３およびＡＮＤ素子４の各主要ＩＣによっ
て回路を＆＆している。汎用の上記各ＩＣには、素子自
身の故障診断機能は含まれていない。そこでＡＮＤ演算
結果の出力５が各素子か正常の状態での結果である保証
かない。そのチェックは実際の使用状況下では不可能で
あり、現状では各入力信号ＩＮＪ。
ＩＮ２が紋化した時点で出力５が正しく便化したかを確
認するより方法がない。
認するより方法がない。
例えばポンプファン等の補機のインターロック回路は、
一般にＡＮＤ、ＯＲ等の論理回路を組合せて構成される
。例えば第１図のＡＮＤ回路の出力５が、論理レベル”
１”から”０″に開化した時、ポンプをトリップさせる
回路が組まれる（ポンプの保護）。この例では各入力信
号ＩＮＩ 、ＩＮ２は両者ともに通常論理レベル″１″
が与えられており、各入力１８号ＩＮ１゜ＩＮ２のいず
れかが論理レベル１０″となった時点でポンプをトリッ
プさせる。ここで例えばＡＮＤ素子４が故障し、その入
力とは無関係に論理レベル”１″を出力する状況となっ
た場合、上記インターロック条件が成立したにもかかわ
らず、ポンプがトリップしない事態が生じるため、ポン
プの故障もしくは対応システム（例えば発喧所）の重大
事故につながることとなる。
一般にＡＮＤ、ＯＲ等の論理回路を組合せて構成される
。例えば第１図のＡＮＤ回路の出力５が、論理レベル”
１”から”０″に開化した時、ポンプをトリップさせる
回路が組まれる（ポンプの保護）。この例では各入力信
号ＩＮＩ 、ＩＮ２は両者ともに通常論理レベル″１″
が与えられており、各入力１８号ＩＮ１゜ＩＮ２のいず
れかが論理レベル１０″となった時点でポンプをトリッ
プさせる。ここで例えばＡＮＤ素子４が故障し、その入
力とは無関係に論理レベル”１″を出力する状況となっ
た場合、上記インターロック条件が成立したにもかかわ
らず、ポンプがトリップしない事態が生じるため、ポン
プの故障もしくは対応システム（例えば発喧所）の重大
事故につながることとなる。
上記の如く論理回路の役割はｌ要であるから、これらの
素子故障の早期発見もしくは、素子故障時のフェイルセ
ーフデザイン（ｆａｌｌｌ ｓａｆｅｄｅｓｉｇｎ ）
が不可欠であるが、現在の論理素子ではそのすべて？満
たし得ないという欠点かある。
素子故障の早期発見もしくは、素子故障時のフェイルセ
ーフデザイン（ｆａｌｌｌ ｓａｆｅｄｅｓｉｇｎ ）
が不可欠であるが、現在の論理素子ではそのすべて？満
たし得ないという欠点かある。
本発明は上記の事情に鑑みて提案されたもので、その目
的とするところは、論理１演算素子の故障検出を、実際
の使用状況下（オンライン）で実施し、素子故障を早期
に検出することによってその適用装置のトラブルを回避
することができる論理活計素子の故障検出回路を提供す
ることにある。
的とするところは、論理１演算素子の故障検出を、実際
の使用状況下（オンライン）で実施し、素子故障を早期
に検出することによってその適用装置のトラブルを回避
することができる論理活計素子の故障検出回路を提供す
ることにある。
本発明による論理演鎧−素子の故障検出回路は、各入力
信号をそれぞれホトカブラ素子およびインバータを介し
て入力する論理ｉ５１Ａ素子と、各パルス信号を発生す
るパルス発生器と、上記各パルス信号を入力しその各出
力全上記ホトカブラ素子の各エミッタに人力する各イン
バータと、上記各パルス信号を入力する論理積素子と、
同論理撞素子の出力と上記論理濱３４菓子の出力とを入
力するわト他的論理和素子と、同排他的陥理和素子の出
力と上記論理積素子の出力を入力するインバータの出力
と全入力する論理積素子と、同論理梼素子の出力とリセ
ット信号とを入力Ｔるフリップフロップ素子とを具備し
てなることを特徴とし、静的な入力（４号（レベル”１
”又はレベル”Ｏｎ）をペースとした論理量１′Ｉ回路
に、パルス信号を重畳し、論理演多を素子の故障診断を
オンライン下でダイナミックに実施できるようにして、
ＭｉＪ記従来の欠点を解消し得るようにしたものである
。
信号をそれぞれホトカブラ素子およびインバータを介し
て入力する論理ｉ５１Ａ素子と、各パルス信号を発生す
るパルス発生器と、上記各パルス信号を入力しその各出
力全上記ホトカブラ素子の各エミッタに人力する各イン
バータと、上記各パルス信号を入力する論理積素子と、
同論理撞素子の出力と上記論理濱３４菓子の出力とを入
力するわト他的論理和素子と、同排他的陥理和素子の出
力と上記論理積素子の出力を入力するインバータの出力
と全入力する論理積素子と、同論理梼素子の出力とリセ
ット信号とを入力Ｔるフリップフロップ素子とを具備し
てなることを特徴とし、静的な入力（４号（レベル”１
”又はレベル”Ｏｎ）をペースとした論理量１′Ｉ回路
に、パルス信号を重畳し、論理演多を素子の故障診断を
オンライン下でダイナミックに実施できるようにして、
ＭｉＪ記従来の欠点を解消し得るようにしたものである
。
本発明の一実施例を添イづ図面を参照して詳細に説明す
る。
る。
第２圀は本発明の一実施例の構成を示す回路図、第３図
は飢２図におけるパルス発生器の出力４ｇ号の位相関係
を示す図である。
は飢２図におけるパルス発生器の出力４ｇ号の位相関係
を示す図である。
第２図に示すものは本発明ｆｆ１ＡＮＤ回路に適用した
場合の一実施例を示すものであるが、本発明はＡＮＤ回
路に限定することなく、他の論理回路にも同様に適用で
きること言うまでもない。
場合の一実施例を示すものであるが、本発明はＡＮＤ回
路に限定することなく、他の論理回路にも同様に適用で
きること言うまでもない。
ル２１８Ｉにおいて、第１図に示すものと同一部分には
同一符号を付して説明する。
同一符号を付して説明する。
第２図におい工、６は論理積（ＡＮＤ）素子、７．１４
はそれぞれ３と同様のインバータ、８け＃他的論理和（
ＥＸＯＲ）素子でその入出力は下記真理値表となる。
はそれぞれ３と同様のインバータ、８け＃他的論理和（
ＥＸＯＲ）素子でその入出力は下記真理値表となる。
９はＡＮＤ素子、１０けフリップフロップ素子でその入
出力は下表に従う。
出力は下表に従う。
１１は素子故障検出時の警報出力、１２はフリップフロ
ップ素子１ｏへのリセット入力、１３はパルス発生器、
１５は故障検出回路、１６けノイズフィルタ、１７は最
終出力であり、これらの各部は第２図に示すように接Ｕ
「されている。
ップ素子１ｏへのリセット入力、１３はパルス発生器、
１５は故障検出回路、１６けノイズフィルタ、１７は最
終出力であり、これらの各部は第２図に示すように接Ｕ
「されている。
上記本発明の一実施例の作用について説明する。
第２図の１〜５に示すＡＮ’Ｄ回路の基本部は前記第１
図に示されたものと同様であるが、本発明においてはホ
ト・カツラ累子２の出力段トランジスタのエミッタに対
し故障検出回路１５よりパルス信号を重畳し、さらにＡ
ＮＤ回路の出力５信号全故障検出回路１５に入力するよ
うになされている。以下に故障検出回路１５の作用の詳
細を説明する。
図に示されたものと同様であるが、本発明においてはホ
ト・カツラ累子２の出力段トランジスタのエミッタに対
し故障検出回路１５よりパルス信号を重畳し、さらにＡ
ＮＤ回路の出力５信号全故障検出回路１５に入力するよ
うになされている。以下に故障検出回路１５の作用の詳
細を説明する。
パルス発生器１３は故障検出の対象（ＡＮＤ回路、ＯＲ
回路等）とその構成に呼応したパルス出力を行う。第２
図の例で１１．Ｌ２人力のＡＮＤ回路の故ハ・五検出を
記しているので、２稙のパルス信号出力ＰＪ 、Ｐｌを
示している。
回路等）とその構成に呼応したパルス出力を行う。第２
図の例で１１．Ｌ２人力のＡＮＤ回路の故ハ・五検出を
記しているので、２稙のパルス信号出力ＰＪ 、Ｐｌを
示している。
本例のパルス発生器１３の出力ＰＩ、Ｐ２は第３図に示
す位（Ｕ関係をもった信号である。
す位（Ｕ関係をもった信号である。
第３図のＴ ｓ ／は故障診断の周期である。
τ４′４″か故障検出用のパルス信号となり、その幅は
故障検出に必要な最小時間に設定される。Δｔ５’は各
パルス信号間の位（１麦でおる。
故障検出に必要な最小時間に設定される。Δｔ５’は各
パルス信号間の位（１麦でおる。
鶴２図の２人力ＡＮＤ回路の場合は各入力ゲートが夫々
１冨であるかを診断ツーるためΔｔ ｓ ”ｇ 。
１冨であるかを診断ツーるためΔｔ ｓ ”ｇ 。
が必要である。もし２人力ＯＲ回路であればΔｔ５’−
０としＰｉ、Ｐｌは同相とする必要がある。
０としＰｉ、Ｐｌは同相とする必要がある。
パルス発生器１３の出力Ｐ７ 、Ｐｌは第３図に示すよ
うにτ４′４″を除いては論理レベル″１″を保ってお
り、この論理レベル”ｌ”がインバータ１４を経由して
論理レベル“０″に救換され、ホトカブラ素子２のエミ
ッタに加えられる。
うにτ４′４″を除いては論理レベル″１″を保ってお
り、この論理レベル”ｌ”がインバータ１４を経由して
論理レベル“０″に救換され、ホトカブラ素子２のエミ
ッタに加えられる。
ホトカブラ素子２のエミッタに論理レベル”０″が加え
られた状況下では、ＡＮＤ回路の基本部は第１図にＪ６
ける説明と同様に入力信号ＩＮＺ 、ＩＮ２の変化に応
じた論理演算を行う。
られた状況下では、ＡＮＤ回路の基本部は第１図にＪ６
ける説明と同様に入力信号ＩＮＺ 、ＩＮ２の変化に応
じた論理演算を行う。
パルス発生器１３の出力（Ｐｌ又はＰ、？）が論理レベ
ル”０″となったタイミングではホトカブラ素子２のエ
ミッタに論理レベル１１”が加えられ、ホト力１う素子
２の出力は、その素子が１濱であれば人力信号ＩＮＪ又
はＩ Ｎ ２の状態に無闇係に＠理しベル″′１″′と
なる。さらに後続の素子３，４が正′にであれば出力５
はＡＮＤ条件不成立のため論理レベル″１″から論理レ
ベル６０”に変化する。しかしなからその期間は非常に
短時間の１４７時間（数＋μｓｅｃのオーダ）でありフ
ィルタ１６によって吸収されるため最終段出力１７には
その変化は祝われず、論理レベル“ｌ＃全維持し°Ｃい
る。
ル”０″となったタイミングではホトカブラ素子２のエ
ミッタに論理レベル１１”が加えられ、ホト力１う素子
２の出力は、その素子が１濱であれば人力信号ＩＮＪ又
はＩ Ｎ ２の状態に無闇係に＠理しベル″′１″′と
なる。さらに後続の素子３，４が正′にであれば出力５
はＡＮＤ条件不成立のため論理レベル″１″から論理レ
ベル６０”に変化する。しかしなからその期間は非常に
短時間の１４７時間（数＋μｓｅｃのオーダ）でありフ
ィルタ１６によって吸収されるため最終段出力１７には
その変化は祝われず、論理レベル“ｌ＃全維持し°Ｃい
る。
ここてホトカブラ素子２、インバータ３もしくはＡＮＤ
素子４が故障し、出力５が論理レベル”１″′を靴持し
ブこクースでは、上記タイミングで出力５のレベルは変
化しないため、その故障状態をパルス発生器１３の出力
（ＰＪ又はＰｌ）が論理レベル”０゛′となったタイミ
ングで検出可能となる。すなわち出力Ｐｌが論理レベル
″′Ｏ”となったタイミンクで入力信号ＩＮＩに関連し
た素子の診断、出力Ｐ２が論理レベル″０″となったタ
イミングで入力信号ＩＮ２に関連した素子の診断が行な
われる。
素子４が故障し、出力５が論理レベル”１″′を靴持し
ブこクースでは、上記タイミングで出力５のレベルは変
化しないため、その故障状態をパルス発生器１３の出力
（ＰＪ又はＰｌ）が論理レベル”０゛′となったタイミ
ングで検出可能となる。すなわち出力Ｐｌが論理レベル
″′Ｏ”となったタイミンクで入力信号ＩＮＩに関連し
た素子の診断、出力Ｐ２が論理レベル″０″となったタ
イミングで入力信号ＩＮ２に関連した素子の診断が行な
われる。
次に故障検出回路１５の説明を行う。パルス発生器１３
の出力（ＰＪ又はＰＪ）か＠θ″となるとＡＮＤ素子６
の出力は＠ ＯＩＩとなる。この時ＡＮＤ回路の基本部
の各素子２，３．４が正んでおれば、出力５は”０”と
ン上り、故障素子が存在すれば１”を出力している。そ
こでＥＸＯＲ素子８の出力は基本部の各素子か正常の時
゛０”、故障の時”１″′を出力テる。この故障状態は
ＡＮＤ素子９を・経由して、フリップ・フロッグ素子ノ
ＯＫ記憶され、フリップフロップ素子１０の出力１１が
”ｌ”となり、故障状態か確実に検出される。
の出力（ＰＪ又はＰＪ）か＠θ″となるとＡＮＤ素子６
の出力は＠ ＯＩＩとなる。この時ＡＮＤ回路の基本部
の各素子２，３．４が正んでおれば、出力５は”０”と
ン上り、故障素子が存在すれば１”を出力している。そ
こでＥＸＯＲ素子８の出力は基本部の各素子か正常の時
゛０”、故障の時”１″′を出力テる。この故障状態は
ＡＮＤ素子９を・経由して、フリップ・フロッグ素子ノ
ＯＫ記憶され、フリップフロップ素子１０の出力１１が
”ｌ”となり、故障状態か確実に検出される。
故障状態として上記実胤例とは逆に論理レベル″０″と
なる坂５合かあるが、この程合は適用様器のインターロ
ック条件が見かけ上成立することとなり、迫用伽器は安
全側へ作ｆＪｉ；ｉ （） ！Ｊツブ）することＫなり
素子故障に伴う適用様器のトラブルはない即ちフェイル
・セーフとなる。
なる坂５合かあるが、この程合は適用様器のインターロ
ック条件が見かけ上成立することとなり、迫用伽器は安
全側へ作ｆＪｉ；ｉ （） ！Ｊツブ）することＫなり
素子故障に伴う適用様器のトラブルはない即ちフェイル
・セーフとなる。
以上により、本発明によれは、論理演算素子の各入力信
号にパル７４５号を１ｆし、論理演算素子か付加的なパ
ルス信号に対比・シて、正しく論理演ｊ！：ｆ−行なっ
たか否かｈＩｊする故障検出回路全役けることにより、
論理演算素子の故障検出をオンライン下で実施できると
ともに、論理演算素子の故障を早期に検出することがで
き、これにより論理演算素子により制御さ“れる装置の
トラブルを回避することができる等の優れた効果が奏せ
られるものである。
号にパル７４５号を１ｆし、論理演算素子か付加的なパ
ルス信号に対比・シて、正しく論理演ｊ！：ｆ−行なっ
たか否かｈＩｊする故障検出回路全役けることにより、
論理演算素子の故障検出をオンライン下で実施できると
ともに、論理演算素子の故障を早期に検出することがで
き、これにより論理演算素子により制御さ“れる装置の
トラブルを回避することができる等の優れた効果が奏せ
られるものである。
第１図は従来のＡＮＤ回路の一例を示す回路図、第２図
は本発明の一実施例の構成を示す回路図、泥３図は第２
Ｎにおけるパルス発生器の出力信号の位相関係を示す図
である。 １・・・入力信号、２・・・ホトカプラ素子、３・・・
インバータ、４・・・ＡＮＤ素子、６．９・・・ＡＮＤ
素子、７．１４・・・インバータ、８・・・ＥＸＯＲ素
子、１０・・・フリップソロツブ素子、１２・・・リセ
ット入力、１３・・・パルス発生器、１５・・・故障検
出回路。
は本発明の一実施例の構成を示す回路図、泥３図は第２
Ｎにおけるパルス発生器の出力信号の位相関係を示す図
である。 １・・・入力信号、２・・・ホトカプラ素子、３・・・
インバータ、４・・・ＡＮＤ素子、６．９・・・ＡＮＤ
素子、７．１４・・・インバータ、８・・・ＥＸＯＲ素
子、１０・・・フリップソロツブ素子、１２・・・リセ
ット入力、１３・・・パルス発生器、１５・・・故障検
出回路。
Claims (1)
- 各入力信号をそれぞれホトカブラ素子およびインバータ
を介して入力する論理演算素子と、各パルス信号を発生
するパルス発生器と、上記各パルス信号を入力しその各
出力を上記ホトカブラ素子の各エミッタに入力する各イ
ンバータと、上記各パルス信号を入力する論理積素子と
、同論理積素子の出力と上記論理演算素子の出力とを入
力する排他的論理和素子と、同排他的論理和素子の出力
と上記論理積素子の出力を入力するインバータの出力と
を入力する論理積素子と、同論理積素子の出力とリセッ
ト信号とを入力するフリップフロップ素子とを具備して
なることを特徴とする論理演算素子の故障検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59053033A JPS60196685A (ja) | 1984-03-19 | 1984-03-19 | 論理演算素子の故障検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59053033A JPS60196685A (ja) | 1984-03-19 | 1984-03-19 | 論理演算素子の故障検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60196685A true JPS60196685A (ja) | 1985-10-05 |
Family
ID=12931574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59053033A Pending JPS60196685A (ja) | 1984-03-19 | 1984-03-19 | 論理演算素子の故障検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60196685A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453868A (en) * | 1977-10-06 | 1979-04-27 | Nec Corp | Integrated circuit package |
| JPS5627681B2 (ja) * | 1972-08-16 | 1981-06-26 | ||
| JPS5733368A (en) * | 1980-08-07 | 1982-02-23 | Toshiba Corp | Fault detector |
-
1984
- 1984-03-19 JP JP59053033A patent/JPS60196685A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627681B2 (ja) * | 1972-08-16 | 1981-06-26 | ||
| JPS5453868A (en) * | 1977-10-06 | 1979-04-27 | Nec Corp | Integrated circuit package |
| JPS5733368A (en) * | 1980-08-07 | 1982-02-23 | Toshiba Corp | Fault detector |
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