JPH044436A - デジタル演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル演算処理装置に係り、具体的には、
電力系統保護継電装置、電力系統やプラントシステムな
どの監視制御装置などに関する。

〔従来の技術〕

一般に、デジタル演算処理装置は、入力される情報を基
礎としてプログラムで定められた演算処理を施し、その
結果を出力する構成とされている。

このようなデジタル演算処理装置が故障（プログラムの
暴走や停止など）すると、その演算結果も誤ったものと
なり、これに基づいてシステム機器＝３− などを制御すると、誤動作などの問題が生ずる。

そこで従来は、演算処理部から、一定の演算処理段階ご
とにクリア信号と称する信号（正常信号）を順次発生さ
せるようにし、このクリア信号の時間間隔を監視回路で
計測し、−のクリア信号が入力されてから次のクリア信
号が入力されるまでに設定時間以上経過したとき、演算
処理部に異常が発生したと判断して前記演算結果の出力
を阻止するようにしたものが知られている。（特開昭５
９−１’　９８８２７号公報参照）。

〔発明が解決しようとする課題〕

しかし、上記公報に示されたちの′によれば、監視回路
によりクリア信号の時間間隔を計測し、その時間間隔が
設定時間以上のときに、異常を検出するようにしている
ことから、実際に演算処理部に異常が発生した後、監視
回路によりその異常を検出して演算結果の出力が阻止さ
れるまでに時間遅れが生じ、その時間遅れの間に誤った
演算結果が出力される恐れがある。その結果、例えば、
デジタル保護継電装置にあっては遮断器などに誤ったト
リップ指令を出力したり、プラント制御装置にあっては
重要なシステム機器などに誤った制御指令を出力するこ
とになり、演算処理部の故障が電力系統やプラントシス
テムの異常にまで波及してしまうという問題がある。

本発明の目的は、上記従来の問題点を解決すること、言
い換えれば、演算処理部に異常が発生したとき、直ちに
その演算結果の出力を阻止するようにしたデジタル演算
処理装置を提供することにある。

〔課題を解決するための手段〕

本発明は、上記目的を達成するため、入力される情報を
基礎としてプログラムで定められた演算処理を実行して
、その演算結果を出力するとともに、前記演算処理の一
定の段階毎にその演算処理が正常であることを示す正常
信号を出力する演算処理部を含んでなるデジタル演算処
理装置において、前記演算結果をラッチ回路を介して出
力するようにし、このラッチ回路のラッチ動作を前記正
常信号により行わせる構成としたことを特徴とする。

〔作用〕

このように構成されることから、本発明によれば、次の
作用により上記目的が達成される。

すなわち、演算結果はラッチ回路を介して出力するよう
にしていることから、演算処理部から演算結果が出力さ
れても、正常信号が出力されなければその演算結果はラ
ッチ回路にラッチされないので出力されることはない。

したがって、演算処理部に異常が発生し、誤った演算結
果が出力されても、ラッチ回路により出力が阻止される
。その結果、演算処理部の故障が、電力系統などの監視
制御対象に波及するのを防止できる。

また、上記構成に加え、前記正常信号を入力としその正
常信号の時間間隔を計測し、その時間間隔が設定時間以
上のとき異常検出信号を出力する監視回路と、この異常
検出信号により前記演算結果の出力を阻止する出力ゲー
ト回路とを設け、前記演算結果を前記ラッチ回路を介し
て前記出・カゲート回路に入力する構成にすれば、演算
処理部の異常による誤った演算結果の出力を阻止する手
段が２重となるから、−層信頼性が向上する。

上記デジタル演算処理装置をデジタル保護継電装置に適
用すれば、保護継電演算処理部が故障しても、誤ったト
リップ指令の出力を阻止できるので、電力系統運用の信
頼性が向上する。

〔実施例〕

以下、本発明を実施例に基づいて説明する。

第１図に本発明を適用してなるデジタル保護継電装置の
一実施例のブロック構成図を示す。本実施例のデジタル
保護継電装置１０は、入力変換部１１、Ａ／Ｄ変換部１
２、演算処理部１３、ラッチ回路１４、監視回路１５、
出力ゲート回路１６を含んで構成されている。入力変換
部１１は配電線２１の電流を検出する変流器２２と、電
圧を検出する変成器２３とから、それぞれ電流、電圧を
取り込み、レベル変換などの所定の処理を施して、Ａ／
Ｄ変換部１２に出力する。演算処理部１３はＡ／Ｄ変換
部１２でデジタル変換された電流、電圧データを取り込
み、これらのデータを基礎として、予め設定されたプロ
グラムに従って保護継電演算処理を実行し、配電線２１
などの事故を検出したときは、遮断器などのトリップ指
令を含む制御指令Ａを演算結果としてラッチ回路１４に
出力する。また、演算処理部１３は一定の演算処理段階
毎に、その演算処理が正常であることを表すパルス状の
正常信号Ｃを、ラッチ回路１４と監視回路１５に出力す
る。この正常信号Ｃはプログラム実行の過程でソフト的
に出力されるものであり、例えば、命令のアドレスデコ
ード終了時に出力する方式や、ルーチン最後のステップ
終了時に出力する方式などが知られている。何れにして
も、正常信号が出力される時間間隔はプログラムステッ
プ数により若干変動するものとなっている。

ラッチ回路１４は、正常信号Ｃが入力されたタイミング
における制御指令Ａを取り込み、その内容の出力を保持
するようになっており、例えば、第２図に示すＤ型フリ
ップフロップの他、Ｒ８型、Ｔ型のフリップフロップな
どを適用できる。要は、正常信号Ｃが入力される度に、
記憶の内容をそのときの制御指令Ａの内容に書き換える
一時記憶手段であればよい。

監視回路１５は、順次入力される正常信号Ｃの時間間隔
を計測し、その時間間隔が設定値以上のとき、Ｈレベル
となる異常検出信号りを出力ゲート回路１６に出力する
。この具体的な構成の一例を第３図に示す。図示のよう
に、監視回路１５はカウンタ１５ａとクロックパルス発
生器１５ｂにより構成できる。つまり、カウンタ１５ａ
はクロックパルス発生器１５ｂから入力されるクロック
パルスを計数する一方、正常信号Ｃによりクリアリセッ
トされるようにする。そして、前記設定値に相当する計
数値に達したとき前記異常検出信号りを出力するように
する。

出力ゲート回路１６は、インバータ１６ａとアンドゲー
ト１６ｂとを含んでなり、ラッチ回路１４から出力され
る制御指令Ｂをアンドゲート１６ｂを介して、最終的な
制御指令Ｅとして出力するようになっている。アンドゲ
ート１６ｂは監視回路１５から出力される異常検出信号
りをインバーク１６ａにより反転した信号によって開閉
されるようになっている。

このように構成される実施例の動作について、第４図に
示した各信号のタイムチャートに沿って説明する。同図
（、）は演算処理部１３の動作状態を、同図（ｂ）は制
御指令Ａを、同図（ｃ）は正常信号Ｃを示している。ま
た、同図（ｄ）は、ラッチ回路１４から出力される制御
指令Ｂを、同図（ｅ）は監視回路１５のカウンタ１５ａ
の内容を、同図（ｆ）は監視回路１５の出方信号の内容
を、同図（ｇ）は出力ゲート回路１６の出方信号の内容
を示している。まず、演算処理部１３が正常動作のとき
の動作を説明する。ｔ１時に正常な制御指令Ａが出力さ
れても、ラッチ回路１４は以前の状態に保持され、ｔ２
時に正常信号Ｃが入力されると、そのパルスの立下がり
のタイミングにおける制御指令Ａの内容をラッチして、
同図（ｄ）に示すように制御指令Ｂを出方する。そして
、次の正常信号Ｃが入力されると、ラッチ回路１５の出
力はそのときの制御指令Ａの内容に置き換えられる。次
に、演算処理部１３が異常になったときの動作を説明す
る。ｔ４時に演算処理部１４が異常になったとすると、
その時点から異常な制御指令Ａが出力される。しかし、
ラッチ回路１４には正常信号Ｃが入力されないので、そ
の異常な制御指令Ａはラッチされず、ラッチ回路１４の
出力制御指令Ｂは以前の内容に保持される。したがって
、本実施例のラッチ回路１４を設けることにより、演算
処理部１３の異常に伴う異常な演算結果の出力を阻止す
ることができる。

なお、本実施例の監視回路１５と出力グー１〜回路１６
は、上述したラッチ回路１４による異常出力阻止の信頼
性を更に向上させる作用を有する。

すなわち、ｔ４時に異常が発生すると、正常信号Ｃの出
力がなくなるので、監視回路１５のカウンタがクリアさ
れず計数値が設定値にまで達し、ｔ５時にＨレベルの異
常検出信号りが出力される。

これにより、アンドゲート１６ｂが閉じられ、異常な制
御指令Ｂの出力を阻止する。したがって、ラッチ回路１
４が何らかの原因により故障しても１ｌ− ｔ５時以降の異常な制御指令Ｅの出力を阻止する。

なお、従来の監視回路１５のみを設けたものによれば、
第４図（ｇ）に点線で示すように、ｔ４〜ｔ５時の間に
異常な制御指令が出力されてしまうのである。

また、制御指令Ａの正常出力の時間幅Ｔ２は、正常信号
の時間間隔Ｔ１の最大値よりも大きく設定する。

前記出力ゲート回路１６は論理ゲートを用いて構成した
が、本発明はこれに限らず、有接点リレーを用いて構成
してもよい。

〔発明の効果〕

以上説明したように、本発明によれば次に示す効果があ
る。

すなわち、演算結果をラッチ回路を介して出力するよう
にし、このラッチ回路のラッチ動作を前記正常信号によ
り行わせる構成としたことから、演算処理部から演算結
果が出方されても、正常信号が出力されなければその演
算結果はラッチ回路にラッチされないので出力されるこ
とはない。したがって、演算処理部に異常が発生し、誤
った演算結果が出力されても、ラッチ回路により出力が
阻止される。その結果、演算処理部の故障が、電力系統
やプラントなどの監視制御対象に波及するのを防止でき
る。

また、」二記構成に加え、前記正常信号を入力としその
正常信号の時間間隔を計測し、その時間間隔が設定時間
以上のとき異常検出信号を出力する監視回路と、この異
常検出信号により前記演算結果の出力を阻止する出力ゲ
ート回路とを設け、前記演算結果をラッチ回路を介して
前記出力ゲート回路に入力する構成にしたことから、演
算処理部の異常による誤った演算結果の出力を阻止する
手段が２重となり、上記効果の信頼性が一層向上する。

上記デジタル演算処理装置をデジタル保護継電装置に適
用すれば、保護継電演算処理部が故障しても、誤ったト
リップ指令の出力を阻止できるので、電力系統運用の信
頼性が向上する。

【図面の簡単な説明】

第１図は本発明の一実施例のデジタル保護継電装置のブ
ロック構成図、第２図は第１図実施例のラッチ回路の一
実施例の構成図、第３図は第１図実施例の監視回路の一
実施例の構成図、第４図は第１図実施例の動作を説明す
るためのタイムチャートである。 １０・・・デジタル保護継電装置、１３・・・演算処理
　部、１４・・・ラッチ回路、１５・・・監視回路、１
６・・・出力ゲート回路。

Claims (1)

1. 【特許請求の範囲】 １、入力される情報を基礎としてプログラムで定められ
   た演算処理を実行して、その演算結果を出力するととも
   に、前記演算処理の一定の段階毎にその演算処理が正常
   であることを示す正常信号を出力する演算処理部を含ん
   でなるデジタル演算処理装置において、前記演算結果を
   ラッチ回路を介して出力するようにし、このラッチ回路
   のラッチ動作を前記正常信号により行わせる構成とした
   ことを特徴とするデジタル演算処理装置。 ２、入力される情報を基礎としてプログラムで定められ
   た演算処理を実行して、その演算結果を出力するととも
   に、前記演算処理の一定の段階毎にその演算処理が正常
   であることを示す正常信号を出力する演算処理部と、前
   記正常信号を入力としその正常信号の時間間隔を計測し
   、その時間間隔が一設定時間以上のとき異常検出信号を
   出力する監視回路と、この異常検出信号により前記演算
   結果の出力を阻止する出力ゲート回路とを含んでなるデ
   ジタル演算処理装置において、前記演算結果をラッチ回
   路を介して前記出力ゲート回路に入力し、このラッチ回
   路のラッチ動作を前記正常信号により行わせる構成とし
   たことを特徴とするデジタル演算処理装置。 ３、電力系統から入力される電圧、電流などの系統状態
   量を基礎として、予め設定されたプログラムにしたがっ
   て保護継電演算を実行し、トリップ指令などの系統機器
   の制御指令を出力するとともに、前記保護継電演算の一
   定の段階毎にその保護継電演算処理が正常であることを
   示す正常信号を出力する保護継電演算処理部を含んでな
   るデジタル演算処理装置において、前記制御指令をラッ
   チ回路を介して出力するようにし、このラッチ回路の動
   作を前記正常信号により行わせる構成としたことを特徴
   とするデジタル演算処理装置。 ４、電力系統から入力される電圧、電流などの系統状態
   量を基礎として、予め設定されたプログラムにしたがっ
   て保護継電演算を実行し、トリップ指令などの系統機器
   の制御指令を出力するとともに、前記保護継電演算の一
   定の段階毎にその保護継電演算処理が正常であることを
   示す正常信号を出力する保護継電演算処理部と、前記正
   常信号を入力としその正常信号の時間間隔を計測し、そ
   の時間間隔が設定時間以上のとき異常検出信号を出力す
   る監視回路と、この異常検出信号により前記制御指令の
   出力を阻止する出力ゲート回路とを含んでなるデジタル
   演算処理装置において、前記制御指令をラッチ回路を介
   して前記出力ゲート回路に入力し、このラッチ回路のラ
   ッチ動作を前記正常信号により行わせる構成としたこと
   を特徴とするデジタル演算処理装置。 ５、演算処理部から出力される演算結果を入力とし、前
   記演算処理部から一定の演算段階毎に出力されるその演
   算処理が正常であることを示す正常信号により前記演算
   結果をラッチするラッチ回路と、前記正常信号を入力と
   しその正常信号の時間間隔を計測し、その時間間隔が設
   定時間以上のとき異常検出信号を出力する監視回路と、
   この異常検出信号が出力されているとき前記ラッチ回路
   の出力を阻止する出力ゲート回路を含んでなるデジタル
   演算処理装置の異常出力阻止回路。